集成电路及芯片尺寸封装集成电路的制作方法

专利名称：集成电路及芯片尺寸封装集成电路的制作方法
技术领域：
本实用新型涉及降压转换器的芯片尺寸封装(CSP)的实现，尤指一种集成
电路与一种芯片尺寸封装集成电路。
背景技术：


图1 (现有技术)是被称为降压转换器的一种直流一直流(DC-DC)转换器 1的方框图。目前有几种类型的降压转换器，但图中所示例子包括同步脉宽调 制控制器2、 P沟道场效应晶体管3 (PFET)、 N沟道场效应晶体管4 (NFET)、 电感5、以及电容6。控制器2控制PFET及NFET，使这两个开关每次只有一个 导通。如果PFET3导通，则电源电压VIN耦合到节点7并且电感5中的电流线 性上升。当NFET 4导通时，节点7耦合到PGND (接地)并且电感5中的电流 线性减小。
图2 (现有技术)是图示电感5中的电流的图。平均电感电流IAVE由线8 表示。在本领域中众所周知，负载10两端的输出电压V0UT近似等于电源电压 VIN乘以高侧开关PFET3的占空因数(导通时间与非导通时间之比)。控制器2 通过其反馈(FB)输入端9监测V0UT，并控制PFET 3的占空比，使输送到负 载10的IAVE将电压V0UT调节到所期望的电压。
图3 (现有技术)是市场上现有的用于实现降压转换器的传统集成电路ll 的例子。虚线12表示集成电路的边缘。在使用集成电路ll时，端子13(L)如 同在图1的例子中一样耦合到外部电感的第一端。外部电感的第二端如同在图
51的例子中一样耦合到反馈输入端14。电感的第二端则耦合到负载。如同在图 1的例子中一样，电容连接在电感的第二端与接地电位之间。然而，图3中的 具体降压转换器集成电路ll还具有其它端子及功能。例如，通过在EN输入端
15上施加适当的数字值来禁止降压转换器工作。可使PFET及NFET的切换与外 部时钟信号同步。如果在输入端子16 (SYNC)上提供数字时钟信号，则使用该 时钟信号使PFET及NFET的切换同步。然而，如果在SYNC端16上不提供时钟 信号，则使用在集成电路11上所产生的时钟信号作为时基来切换PFET及NFET。 如果集成电路判定其正在以可接受的方式调节负载两端的输出电压，则其在输 出端17 (PG)上施加l位的数字信号。如果集成电路判定其没有在以该可接受 的方式调节输出电压，则集成电路11在PG输出端子17上解除施加该1位的数 字信号。可使集成电路将负载驱动到具有两个最大电流限定值中的一个。如果 输入端18 (ILIM)上的数字值被设定为第一数字逻辑值，则使用第一预定电流 限定值；否则，如果输入端子ILIM 18上的数字值被设定为第二数字逻辑值， 则使用第二预定电流限定值。外部电容将耦合到端子19 (FC)，因而欠电压闭 锁偏压电源电路的电源电压是经过滤波的电压。
通过恰当地配置集成电路的各个输入端以及使用其各个输出端，该集成电 路可应用于很多不同的应用中。关于其它细节，参见SLVS294D数据表(2000 年9月编制，2006年3月修订)中的TPS62000系列DC-DC转换器，其可从位 于Dallas禾口 Texas的Texas Instruments公司得至U。
图4 (现有技术)是图3的多用途降压转换器集成电路11的透视图。半导 体裸片没有封装在带引脚的集成电路封装中，而是在裸片的上表面设置有十二 个微凸点(microbu即s) 20。每一微凸点均是一个端子。裸片12然后直接表面贴装到印刷电路板，使裸片12的正面侧上的微凸点20直接焊接到印刷电路板
上的相应焊盘。以此种方式设置有微凸点的裸片被称为"芯片尺寸封装"或者
在"芯片尺寸封装"(CSP)中。
图5 (现有技术)是一个表，示出了集成电路裸片12的端子与各端子的功 能之间的对应关系。图5的表中的端子由其在裸片12正面侧上的位置进行标识。 由图4可见，具有三排微凸点，其中每一排均包含四个微凸点。具有四列微凸 点。图6 (现有技术)指示在图5的表中所用的行及列的编号约定。尽管图3-6 的集成电路10的架构在很多应用中很好地工作并允许在很多应用中使用该集 成电路，然而仍需要具有改良的架构。

实用新型内容
本实用新型所要解决的技术问题是提供一种集成电路，所得到的新集成电 路小于现有的拼片式版本，新集成电路可具有更低的制造成本。为此，本实用 新型还提供一种方法与一种芯片尺寸封装集成电路。
为了解决以上技术问题，本实用新型提供了如下技术方案 本实用新型提供了一种芯片尺寸封装(CSP)降压转换器集成电路，包括 通用且可配置的降压转换器控制器；高侧开关(例如P沟道场效应晶体管
(PFET));低侧开关(例如N沟道场效应晶体管(NFET))，其以共用漏极配置 形式耦合到PFET;第一微凸点(VIN)，其连接到PFET的源极；第二微凸点(GND)， 其连接到NFET的源极；第三微凸点(L)，其连接到共用漏极节点；第四微凸点
(FB)，其连接到控制器的反馈输入引线；以及多个其它微凸点。此处，术语"微 凸点"是指CSP集成电路的顶部主表面上的表面贴装端子结构。该结构随后直 接以表面贴装形式接合到印刷电路板(PCB)或另一结构。有时使用其它术语， 包括"键合球"、"焊料球"及"凸点"，而不是使用术语"微凸点"。这四个微凸点中的每一微凸点分别被定位成在集成电路裸片的主顶面上占 据正方形图案四个角中的一个角。具有与降压转换器相关联的功能的其它微凸 点与这四个微凸点一起设置成规则的网格形式，但其它微凸点均不设置于这四 个微凸点中的任两个之间。其它微凸点可用于向降压控制器提供信号及/或从降 压转换器控制器传导信号。其它微凸点中的某些可例如用于将配置和控制信息 传送到降压转换器控制器，以用于配置该控制器。其它微凸点中的某些可例如 用于将外部元器件(位于集成电路外部)耦合到集成电路内的功能电路。
如上所述将这四个微凸点(VIN， GND, L及FB)布置成正方形图案有利于 在CSP降压转换器集成电路的设计及布图中使用通用并且可配置的降压拼片 (tile)。在一个例子中，通用并且可配置的降压拼片具有矩形形状(例如正方 形形状)并且包含如上所述设置成正方形图案的这四个微凸点。由于降压拼片 及其它相邻拼片具有矩形形状，因而在集成电路布图过程中，可将降压拼片毗 邻其它矩形拼片(例如主拼片以及通用输入/输出(GPIO)拼片)布置。这些拼 片被设计成当各矩形拼片彼此相邻布置时，各个拼片中的局部互连总线结构相 互链接形成大的互连结构，该互连结构将集成电路的所有拼片连接在一起。该 大的互连总线结构可用于为各个拼片提供配置信息，以配置各个拼片中的功能 电路，从而将互连总线配置成使一个拼片内的特定电路可通过互连总线结构互 连到另一拼片中的另一特定电路。该大的互连总线结构还可用于在特定拼片中 的特定电路与特定微凸点之间提供电信号路径。
尽管将具有上述四种功能的微凸点(VIN， GND， L及FB)以新颖的方式分 开并将这四个微凸点布置成正方形有利于实现拼片式降压转换器设计，然而此 种新颖的微凸点配置不需要只以拼片式架构实现。在一例子中，通过非拼片式替代集成电路,保持和采用此种新颖的微凸点配置，该非拼片式替代集成电路被 设计成原来拼片式降压转换器集成电路设计的"引脚对引脚"兼容的直接替代 元件。
本实用新型采用的集成电路及相关方法与种芯片尺寸封装集成电路，所得 到的新集成电路小于现有的拼片式版本，新集成电路可具有更低的制造成本。
以下结合附图和具体实施方式
对本实用新型作进一步详细说明。 附图示出了本实用新型的实施例，在各附图中，相同的参考标号表示相同
的部件。
图l (现有技术)是传统降压转换器电路的图。
图2 (现有技术)是图l的降压转换器电路中电感电流的图。 图3 (现有技术)是可用于实现图l的降压转换器电路的市售芯片尺寸封装 集成电路的图。
图4是图3的市售集成电路的芯片尺寸封装微凸点布图的图。
图5 (现有技术)是列出图3及图4的芯片尺寸封装器件的各个微凸点功能的表。
图6 (现有技术)是图3-5的芯片尺寸封装集成电路的简化的顶视图。 图7是图示根据本实用新型的一个新颖方面，对微凸点功能进行新颖功能区 分的图。
图8是新颖CSP集成电路121的主顶面的一部分的顶视图，新颖CSP集成电路 121采用图7所示的新颖功能区分。
图9是图8的集成电路121的透视图。
图10是图8和图9的集成电路121的简化的俯视示意图。该集成电路具有采用 新颖的可编程通用降压拼片的新颖拼片式架构。
图11是图8-10的新颖CSP集成电路121的顶视图。图12是列示图8-11的集成电路121的各个微凸点功能的表。部分符号说明
PFM/P丽 脉(波)频(率)调变/脉(波)宽(度)调变
NC 没有连接
I/O 输入-输出
VPPGEN 电压发生器
具体实施方式
现在将详细描述本实用新型的某些实施例，在附图中示出这些实施例的例子。
图7是根据一个新颖方面的图。图3的现有技术降压转换器的降压转换器 电路的功能被分成第一部分100与第二部分101。降压转换器102包括控制器 部(例如脉宽调制器部分)103、 P沟道场效应晶体管(PFET) 104、 N沟道场效 应晶体管(NFET) 105、十个微凸点端子106-115、电感116以及电容117。输 出节点120上的输出电压V0UT是以与图3的传统降压转换器集成电路所实施的 调节相同的传统降压转换器方式进行调节的。控制器103控制PFET 104的导通 时间与非导通时间之比(占空因数)，以调节输送到负载119的平均电流118。
应认识到，降压转换器有很多不同应用，并且这些不同应用中的很多应用 需要略微不同的功能以及输入和输出信号。然而，还应认识到，所有这些降压 转换器应用均包括共同的一组端子l)开关端子L，其连接到PFET与NFET之 间的共用漏极节点，(2)电源电压端子VIN，通过其接收被供应给PFET源极的 正电压电源，3)接地端子GND (也称作PGND)，其耦合到NFET的源极，以及4) 反馈端子FB，控制器通过该反馈端子FB监视输出节点。在一个新颖方面中， 这四个端子被实现为微凸点，并且在集成电路裸片的主表面上彼此相邻地设置成正方形图案形式。
图8是芯片尺寸封装(CSP)集成电路裸片121的正面侧的一部分的顶视简 化图。裸片121的正面侧是裸片的两个较大的侧之一，被称作裸片的"主"表 面。图7的第一部分100的四个微凸点106-109被设置成使这四个微凸点中的 每一微凸点分别设置在正方形图案122的每一角上。在主表面上正方形122内 不设置任何其它微凸点。
图9是集成电路裸片121的透视图。四个微凸点106-109在裸片121的右 上角设置成正方形图案形式。图7的电路的其它微凸点则设置于该正方形之外。
图10-12是图示如何实现图7的电路的降压转换器功能以利用图8的新颖 微凸点布图图案的图。至少部分地由于对这四个微凸点106-109的功能进行分 开，所以使用新颖的拼片架构，在该新颖的拼片架构中，其中一个拼片是可配 置的通用降压转换器拼片。
图10是系统200的图，其包括其中采用该新颖拼片架构的集成电路裸片 121的一个例子。集成电路裸片121包括四个拼片可配置的通用降压拼片201、 主拼片202、以及两个通用输入/输出拼片203及204。每一拼片均包括互连总 线部分、输入/输出接口部分、存储器部分、功能部分以及一组四个微凸点。例 如，降压拼片201包括存储器部分205、输入/输出接口部分206、功能部分207、 以及四个微凸点106-109。降压拼片201的功能部分207如果经过适当配置， 能构建图7的虚线框100内的电路。从图10中显而易见，这些拼片具有一种布 图并且彼此相对设置于规则的网格上，从而使一个拼片的互连总线部分与相邻 拼片的互连总线部分链接起来。例如，主拼片202的水平延伸的总线导体208 与相邻降压拼片201的水平延伸的总线导体209链接起来。类似地，主拼片202的垂直延伸的总线导体210与相邻GPIO拼片203的垂直延伸的总线导体211 链接起来。
拼片的接口部分包括一组多路复用器及解多路复用器。可控制这些多路复 用器及解多路复用器，以将互连总线的垂直延伸导体中所期望的一条耦合到一 组节点中所期望的一个节点。功能电路被制作成使从另一拼片接收信息的信号 导体或向另一拼片输出信息的信号导体耦合到该节点。通过恰当控制接口部分 中的多路复用器及解多路复用器，使功能电路的信号导体通过接口部分耦合到 互连总线的垂直延伸导体中所期望的一条导体。由于互连总线的导体在垂直和 水平两个方向上从一个拼片互连到相邻拼片这一方式，该所期望的导体延伸到 裸片的所有拼片的所有接口部分。因此，另一拼片的接口部分可配置成将导体 耦合到另一拼片内的功能电路的所期望节点。
在图10所示的具体例子中，GPIO拼片203的微凸点110-113中每一微凸 点均分别连接到接口部分220的节点216-219中对应的一个节点。类似地，GP10 拼片204的微凸点114-115中每一微凸点均分别连接到接口部分224的节点 222-223中对应的一个节点。降压拼片201的功能电路的信号导体225-230 (也 参见图7)分别连接到接口部分206的节点231-236中对应的节点。每一拼片 的存储器部分将配置信息存储在非易失性存储单元中。该配置信息被提供给拼 片的功能电路以及从拼片的功能电路提供，以控制该功能电路，并且被提供给 拼片的接口部分以控制如何配置接口部分内的多路复用器及解多路复用器。因 此，通过改变存储在存储器部分中的配置信息的内容，可更改集成电路121的 接口部分中多路复用器及解多路复用器的配置。
在图10所示的例子中，裸片121的存储器部分中加载有配置信息，以使1) GPIO拼片203的ILIM微凸点110通过接口部分220及接口部分206耦合到 接口部分206的节点231并随后耦合到降压拼片201的功能电路部分207的信 号导体225; GPI0拼片203的PG微凸点111通过接口部分220及接口部分206 耦合到接口部分206的节点232并随后耦合到降压拼片201的功能电路部分207 的信号导体226; GPIO拼片203的GND微凸点112通过接口部分220及接口部 分206耦合到接口部分206的节点233并随后耦合到降压拼片201的功能电路 部分207的信号导体227; GPIO拼片203的SYNC微凸点113通过接口部分220 及接口部分206耦合到接口部分206的节点234并随后耦合到降压拼片201的 功能电路部分207的信号导体228; GPIO拼片204的EN微凸点114通过接口部 分224及接口部分206耦合到接口部分206的节点235并随后耦合到降压拼片 201的功能电路部分207的信号导体229;并且GPIO拼片204的FC微凸点115 通过接口部分224及接口部分206耦合到接口部分206的节点236并随后耦合 到降压拼片201的功能电路部分207的信号导体230。
各个拼片的存储器部分通过主拼片202加载配置信息。主拼片202包括输 入电源电压VIN微凸点237、接地GND微凸点238、数据DAT微凸点239、时钟 信号输入CLK微凸点240、相关联的总线接口块241、以及编程电压产生器电路 242。主拼片还提供VREF、 CLK及其它共享资源，这些共享资源通过标准互连总 线提供给所有拼片。在一个例子中，在集成电路制成后但发运给顾客之前，将 电源电压及接地电位分别耦合到VIN及GND微凸点。此VIN电压为总线接口电 路块241和编程电压产生器242供电。DAT及CLK微凸点耦合到微控制器243 或者具有I2C总线接口的另一处理器或检测器。微控制器243通过经I2C总线 将信息写入总线接口块241，将配置信息写入各个拼片的不同存储器部分内采用时间复用的地址/数据总线访问方案。
在第一次写入中，微控制器将地址写入总线接口块241。总线接口块241 将该地址放置在裸片121的互连总线结构上。由此将该地址呈现给所有存储器 部分。然而，互连总线结构上的地址只对一个存储器部分进行寻址。然后在第 二次写入中，微控制器穿过I2C总线并通过总线接口块241写入八位数据。该 数据穿过互连总线结构提供给所有存储器部分。然而，只有先前被寻址的存储 器部分被写入该数据。通过这种方式，外部微控制器243可对裸片121的存储 器部分的每一八位寄存器分别进行写入。每一存储器部分可包括多个可分别寻 址的八位寄存器。如上文所述，写入存储器部分的信息决定如何配置相关联的 接口部分。关于裸片121的拼片结构、其拼片的构成、其互连总线结构的构成、 其拼片可被编程配置的方式、可被读取的方式以及可被写入的方式的其它细节， 参见1) Huynh等人在2006年10月7日提出申请、名称为"用于集成电路的 模块设计及布图的方法及系统(Method and System for the Modular Design and Layout of Integrated Circuits)"的美国专利第11/544, 876号；2) 2006年 10月7日提出申请、名称为"用于逐位写入/覆写的单层多晶EEPR0M结构 (Single-poly EEPR0M Structure For Bit-Wise Write/Overwrite)"的美国 临时申请第60/850， 359号；以及3) Grant等人在2007年7月31日提出申请、 名称为"能够进行逐位写入或覆写的存储器结构(Memory Structure Capable of Bit-Wise Write or Overwrite)"的美国专利申请第11/888,441号(这三个专 利文件中每一者的主题均全文并入本案)。
降压拼片201是可编程的通用降压拼片。除图7的具体输入及输出信号导 体225-230外，降压拼片的控制块103还具有其它信号导体，这些其它信号导体可用于激活、控制、启用及/或禁用此通用降压拼片的其它专门功能。这些其它信号导体所提供的功能不在所要实现的图3的传统电路之外使用，因而这些
对应的其它信号导体不被耦合出降压拼片201的功能部分207之外。这些其它信号导体被简单地进行硬接线，以将其所控制的功能设定为适于实现图3的传统电路的状态。然而，信号导体225-230通过裸片121的互连总线结构耦合到相关联的微凸点110-115。因此，此处简要地解释与这些信号导体225-230相关联的功能。
ILIM微凸点IIO提供单个数字位给降压拼片201中控制块103的信号导体225。如果该单个数字位是数字高状态，则控制块103利用第一电流限定值，而如果该单个数字位是数字低状态，则控制块103利用第二电流限定值。电流限定值是降压转换器将提供给负载的电流的最大量。第一及第二电流限定值存储在存储器部分205的八位寄存器的非易失性存储单元中。因此，这两个电流限定值的值可通过I2C总线及主拼片进行设定。
PG微凸点111是使控制块103通过其向集成电路121外的电路提供单个数字位的数字信息的微凸点。如果控制块103判断降压转换器正根据预定标准调节电压VOUT，则控制块103使PG信号成为数字逻辑高；否则，控制块103使PG信号成为数字逻辑低。
GND微凸点112连接到降压拼片的控制器103的导体226。与NFET 105的源极处相对具有噪声的接地PGND相比，该接地是由控制器103使用的相对安静的信号接地。(在另一实施例中，主拼片提供"安静"的模拟接地信号，并且该接地信号通过标准互连总线提供给所有其它拼片。在图7-12的本实施例中提供GND微凸点112是为了容易实现与图3的传统CSP降压转换器的互换性。)SYNC微凸点113将单条数字信号线耦合到降压拼片201中的控制块103的信号导体228。如果控制块103在该信号导体228上检测到振荡的数字信号，则控制块103在切换PFET 104及NFET 105时使用此振荡的数字信号作为时基。因此，称PFET 104及NFET 105的切换与外部数字时钟信号同步。相反，如果控制块103没有在该信号导体228上检测到振荡的数字信号，则控制块103使用由降压拼片201内的内部振荡器所产生的振荡信号。此单芯片源(on-chipsource)被用作用于切换PFET 104及NFET 105的时基。当在SYNC微凸点113上未检测到振荡信号时，使用SYNC微凸点检测外部所提供的"模式"选择信号。如果模式信号是数字逻辑高，则该"模式"是强制PWM模式，而如果模式信号是数字逻辑低，则该"模式"是PFM/P丽模式。
EN微凸点114提供单个数字位到降压拼片201中控制块103的信号导体225。如果该单个数字位是数字逻辑高，则降压转换器被启用。相反，如果该单个数字位是数字逻辑低，则降压转换器被禁用。禁用降压转换器是通过使PFET104及NFET 105保持其非导通状态而实现。
FC微凸点115可用于将外部电容耦合到降压拼片201中的电路。降压拼片201具有两种配置。在第一种配置中，电源电压VIN直接耦合到降压转换器的包含欠电压闭锁电路在内的某些控制电路。在第二种配置中，将电源电压VIN的经过滤波的形式耦合到欠电压闭锁电路及其它控制电路。此种配置性是通过在降压拼片内提供模拟多路复用器而实现。VIN微凸点106耦合到模拟多路复用器的第一输入引线。模拟多路复用器的输出引线耦合到欠电压闭锁偏压电源电路。VIN微凸点106也耦合到电阻的一个端子。电阻的第二端子同时耦合到信号导体236以及模拟多路复用器的第二输入引线。用户将会把外部电容耦合到FC微凸点115，从而形成包含外部电容及电阻的RC滤波器。该RC滤波器用于在外部电源电压VIN被提供给模拟多路复用器第二输入引线上之前对外部电源电压VIN进行滤波。降压拼片201的存储器部分205内的配置位控制将模拟多路复用器的这两条输入引线中哪一条耦合到模拟输出引线。像存储器部分205的所有位一样，该配置位可由微控制器243通过I2C总线及主拼片设定。
图11是降压转换器集成电路裸片121的顶视图。VIN、 GND (PGND)、 L及FB微凸点功能与其它微凸点功能分开，并且较佳设置成正方形图案形式。在所示例子中，此正方形位于集成电路121的右上角。图12是示出图11中所示每一微凸点的对应功能的表。在图12的表中，除每一功能名称以外的圆括号中的编号是图10中对应微凸点的参考编号。由于上述四个特定微凸点功能被新颖地分开，所以可使用通用并且可配置的降压拼片来实现包括集成电路121在内的很多不同的降压转换器集成电路。在利用降压拼片的特定拼片式集成电路被制成后，可将该集成电路用于正在开发的更大系统的原型或早期版本中。使用拼片式架构能加快设计过程，因为此前为其它应用所设计的特定拼片(例如可编程的通用降压拼片)常常可重新用于只需进行相对少量的额外定制的新集成电路设计中。在拼片式集成电路用于该更大的系统中之后，可设计与该拼片式集成电路具有相同的功能及微凸点功能分配的另一集成电路。然而，新集成电路的设计一般不必仓促进行，并且因此可采用更耗时的全定制布图技术，这些技术使所得到的集成电路更加紧凑并且比呈拼片架构的前代器件所占的半导体裸片面积更小。因所得到的新集成电路小于较早的拼片式版本，新集成电路可具有更低的制造成本。在该更大系统的后续大批量生产中，该新集成电路可作为拼片式版本的直接替代元件。然而，曾导致初始设计的新颖微凸点功能分配仍保留于替代集成电路中。如果降压转换器控制器未被布置成拼片，可在集成电路裸片上提供信号分布层，其中该信号分布层将降压转换器控制器上的恰当节点耦合到裸片主表面上排列成正方形图案的四个微凸点中的恰当微凸点。此一重新分布层可实现于集成电路裸片的上部金属层中。
尽管结合某些实例性实施例对本实用新型进行了说明，然而本实用新型不限于此。尽管这四个微凸点较佳排列成正方形图案，然而通过将这些微凸点组织成占据平行四边形或菱形的各个角，也可获得显著的优点，只要在这四个微
凸点(VIN， GND， L及FB)之间不存在其它微凸点即可。尽管如上所述将降压转换器的高侧及低侧开关描述为场效应晶体管，然而在其它实施例中也可采用其它类型的开关。因此，在不脱离权利要求所述本实用新型范围的条件下可以实施所述实施例的各种修改,变化和各种特征的组合。
权利要求1.一种集成电路，其特征在于，它包括四个微凸点，设置于所述集成电路的主表面上，其中所述四个微凸点排列成正方形图案，使所述四个微凸点中的每一个微凸点设置在所述正方形的相应角上，其中除所述四个微凸点之外，没有其它微凸点设置在所述正方形内所述主表面上；降压转换器，具有P沟道晶体管、N沟道晶体管以及控制电路，其中所述四个微凸点中的第一微凸点连接到所述P沟道晶体管的源极，其中所述P沟道晶体管的漏极连接到所述N沟道晶体管的漏极并且连接到所述四个微凸点中的第二微凸点，其中所述N沟道晶体管的源极连接到所述四个微凸点中的第三微凸点，并且其中所述四个微凸点中的第四微凸点连接到所述控制电路的反馈输入端；以及附加微凸点，设置于所述集成电路的所述主表面上，其中所述附加微凸点及所述四个微凸点排列于规则的网格上，并且其中所述降压转换器通过所述附加微凸点接收控制信号。
2. 如权利要求1所述的集成电路，其特征在于，其中，所述集成电路是芯 片尺寸封装器件。
3. 如权利要求1所述的集成电路，其特征在于，进一步还包括 一微凸点，当在所述第二微凸点上的被调节电压满足预定标准时输出指示信号。
4. 如权利要求1所述的集成电路，其特征在于，其中，所述四个微凸点及 所述附加微凸点直接连接到印刷电路板，其中将电感固定到所述印刷电路板并耦合到所述第二微凸点。
5. 如权利要求1所述的集成电路，其特征在于，进一步包括-非易失性存储单元，存储用于配置所述降压转换器的配置信息。
6. 如权利要求1所述的集成电路，其特征在于，进一步包括-多位的非易失性存储器，其中所述多位的非易失性存储器存储多位配置信息，其中所述多位配置信息决定所述附加微凸点之一是否耦合到所述降压转换 器°
7. 如权利要求1所述的集成电路，其特征在于，其中，所述降压转换器是 可配置的，并且其中，在所述附加微凸点上接收的信号确定如何配置所述降压 转换器。
8. —种芯片尺寸封装集成电路，其特征在于，它包括 可配置的降压转换器控制器；以及用于以下操作的装置l)将电源电压接收到所述降压转换器控制器上，2) 接收将所述降压转换器控制器接地的接地电位，3)将电感耦合到所述降压转换 器控制器，以及4)将反馈信号接收到所述降压转换器控制器内，其中通过所 述芯片尺寸封装集成电路的四个相邻的微凸点接收所述电源电压、接收所述接 地电位、耦合所述电感以及接收所述反馈信号。
9. 如权利要求11所述的芯片尺寸封装集成电路,其特征在于，进一步包括-微凸点，通过所述微凸点将配置信息接收到所述集成电路上，所述配置信息被提供给所述可配置的降压转换器控制器。
10. 如权利要求18所述的芯片尺寸封装集成电路，其特征在于，其中，所述四个相邻微凸点排列成正方形图案并占据四个角。
11.如权利要求18所述的芯片尺寸封装集成电路，其特征在于，其中，所述可配置的降压转换器控制器布置成非正方形拼片，并且其中，所述装置包括 信号分布层，以用于将所述四个微凸点耦合到所述可配置的降压转换器控制器。
专利摘要本实用新型公开了一种集成电路及芯片尺寸封装集成电路，所得到的新集成电路小于较早的拼片式版本，新集成电路可具有更低的制造成本。集成电路包括降压转换器控制器；PFET；NFET，其以共用漏极配置形式耦合到PFET；第一微凸点，其连接到PFET的源极；第二微凸点，其连接到NFET的源极；第三微凸点，其连接到共用漏极节点；第四微凸点，其连接到控制器的反馈输入引线；以及多个其它微凸点。这些其它微凸点用于向控制器提供信号及/或从控制器传导信号。这四个微凸点中的各个微凸点被设置成分别占据正方形图案的四个角中的一个角。其它微凸点与这四个微凸点一同设置成规则的网格形式，但其它微凸点均不设置于这四个微凸点中的任何两个之间。
文档编号G06F17/50GK201408761SQ20082021011
公开日2010年2月17日 申请日期2008年10月29日 优先权日2007年10月29日
发明者黄树良, 龚大伟 申请人:技领半导体(上海)有限公司;技领半导体国际股份有限公司