多芯片封装结构、晶圆级芯片封装结构及其制程的制作方法
【专利摘要】本发明提供一种多芯片封装结构、晶圆级芯片封装结构及其制程，其中多芯片封装结构，包括第一芯片、至少一阻挡结构、多个第一导电凸块、第二芯片、多个第二导电凸块及底填胶。第一芯片具有芯片接合区、多个位于芯片接合区内的第一内接点以及多个位于芯片接合区外的第一外接点。阻挡结构配置于第一内接点与第一外接点之间，且环绕第一内接点。第一导电凸块配置于第一外接点。第二芯片覆置于芯片接合区且具有多个第二接点。第二导电凸块位于第一内接点与第二接点之间。底填胶位于第一芯片与第二芯片之间以包覆第二导电凸块，以避免影响到第一导电凸块与线路板之间的电性连接品质。
【专利说明】
多芯片封装结构、晶圆级芯片封装结构及其制程
技术领域
[0001]本发明是有关于一种封装结构及制程，且特别是有关于一种多芯片封装结构、晶圆级芯片封装结构及其制程。
【背景技术】
[0002]随着电子产品的需求朝向高功能化、信号传输高速化及电路元件高密度化，集成电路芯片所呈现的功能也越强大，而针对消费性电子产品，搭配的被动元件数量也随之剧增。再者，在电子产品强调轻薄短小之际，如何在有限的构装空间中容纳数目庞大的电子元件，已成为电子构装业者急待解决与克服的技术瓶颈。为了解决此一问题，构装技术逐渐走向系统级封装(System in Package,简称SIP)的系统整合阶段，特别是多芯片模块(Mult1-Chip Module,简称 MCM)的构装。
[0003]以多芯片封装结构为例，主要是将第一芯片以面对面(face-to-face)的方式配置于第二芯片上，并通过导电凸块作为芯片之间电性连接的媒介，且上述第二芯片则会通过凸块或打线(wire bonding)的方式与线路板电性连接。
[0004]在此类封装结构中，由于芯片上的空间日益狭窄，当第一芯片与第二芯片的尺寸接近时，第一芯片边缘会相当靠近第二芯片上用以连接至线路板的导电凸块。因此，当在填充第一芯片与第二芯片之间填入底填胶时，底填胶容易溢流至第二芯片上用以连接至线路板的导电凸块的焊垫上，进而影响了第二芯片与线路板之间电性连接的可靠度。
【发明内容】
[0005]本发明提供一种多芯片封装结构，其具有可阻挡底填胶溢流的阻挡结构。
[0006]本发明提供一种晶圆级芯片封装结构，其可切割出多个上述的多芯片封装结构。
[0007]本发明提供一种晶圆级芯片封装结构制程，其可制作出上述的晶圆级芯片封装结构。
[0008]本发明的一种多芯片封装结构，包括第一芯片、至少一阻挡结构、多个第一导电凸块、第二芯片、多个第二导电凸块及一底填胶。第一芯片具有芯片接合区、多个位于芯片接合区内的第一内接点以及多个位于芯片接合区外的第一外接点。阻挡结构配置于第一芯片的芯片结合区以外的区域上，位于这些第一内接点与这些第一外接点之间，且环绕这些第一内接点。这些第一导电凸块配置于这些第一外接点上。第二芯片覆置于(flip on)芯片接合区上，且第二芯片具有多个第二接点。这些第二导电凸块位于这些第一内接点与该些第二接点之间，各第一内接点分别通过对应的第二导电凸块与对应的第二接点电性连接。底填胶位于第一芯片与第二芯片之间以包覆这些第二导电凸块。
[0009]本发明的一种晶圆级芯片封装制程，包括下列步骤:提供晶圆，晶圆包括多个阵列排列的第一芯片以及对应于这些第一芯片的多个阻挡结构，其中各第一芯片分别具有芯片接合区、多个位于芯片接合区内的第一内接点以及多个位于芯片接合区外的第一外接点，其中各阻挡结构配置于对应的第一芯片的芯片结合区以外的区域上，位于这些第一内接点与这些第一外接点之间，且环绕这些第一内接点。在这些第一外接点上形成多个第一导电凸块。提供多个第二芯片，各第二芯片分别具有多个第二接点，且这些第二接点上形成有多个第二导电凸块。将这些第二芯片覆设于这些芯片接合区上，以使这些第二导电凸块位于这些第一内接点与这些第二接点之间，且各第一内接点分别通过对应的第二导电凸块而与对应的第二接点电性连接。在第一芯片与第二芯片之间形成底填胶，以包覆这些第二导电凸块。
[0010]本发明的一种晶圆级芯片封装结构，包括晶圆、多个第一导电凸块、多个第二芯片、多个第二导电凸块及底填胶。晶圆包括多个阵列排列的第一芯片以及对应于这些第一芯片的多个阻挡结构，各第一芯片具有芯片接合区、多个位于芯片接合区内的第一内接点及多个位于芯片接合区外的第一外接点，其中各阻挡结构配置于对应的第一芯片的芯片结合区以外的区域上，位于这些第一内接点与这些第一外接点之间，且环绕这些第一内接点。这些第一导电凸块配置于这些第一外接点上。这些第二芯片覆置于这些芯片接合区上，且各第二芯片具有多个第二接点。这些第二导电凸块位于这些第一内接点与这些第二接点之间，各第一内接点分别通过对应的第二导电凸块与对应的第二接点电性连接。底填胶位于这些第一芯片与这些第二芯片之间以包覆这些第二导电凸块。
[0011]基于上述，本发明的多芯片封装结构通过将阻挡结构配置于第一芯片的芯片结合区以外的区域，且于第一内接点与第一外接点之间，并环绕第一内接点，来阻隔第一芯片与第二芯片之间的底填胶向外流至第一导电凸块，以避免影响到第一导电凸块与线路板之间的电性连接品质。本发明还提供能切割出多个上述的多芯片封装结构的晶圆级芯片封装结构以及其制程。
[0012]为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
【附图说明】
[0013]图1是依照本发明的一实施例的一种多芯片封装结构的示意图；
[0014]图2是图1的多芯片封装结构的线路板的上视示意图；
[0015]图3是依照本发明的一实施例的一种晶圆级芯片封装结构的示意图；
[0016]图4至图12是制造本发明的一实施例的一种晶圆级芯片封装结构的局部剖面示意图；
[0017]图13是依照本发明的一实施例的一种晶圆级芯片封装制程的流程图。
[0018]附图标记说明:
[0019]12:介质金属层；
[0020]14:光阻层；
[0021]100:多芯片封装结构；
[0022]110:第一芯片；
[0023]112:芯片接合区；
[0024]114:第一内接点；
[0025]116:第一外接点；
[0026]120:阻挡结构；
[0027]122:金属层；
[0028]130:第一导电凸块；
[0029]135:第二导电凸块；
[0030]140:第二芯片；
[0031]142:第二接点；
[0032]150:底填胶；
[0033]160:第一绝缘层；
[0034]170:重布线路层；
[0035]180:第二绝缘层；
[0036]182:第一部分；
[0037]184:第二部分；
[0038]186a、186b:间隙；
[0039]190:线路板；
[0040]200:晶圆级芯片封装结构；
[0041]202:晶圆；
[0042]300:晶圆级芯片封装制程；
[0043]310-370:步骤。
【具体实施方式】
[0044]图1是依照本发明的一实施例的一种多芯片封装结构的示意图。请参阅图1，本实施例的多芯片封装结构100包括第一芯片110、至少一阻挡结构120、多个第一导电凸块130、多个第二导电凸块135、第二芯片140、底填胶150、第一绝缘层160、重布线路层170、第二绝缘层180及线路板190。
[0045]第一芯片110具有芯片接合区112、多个位于芯片接合区112内的第一内接点114以及多个位于芯片接合区112外的第一外接点116。第一绝缘层160配置于第一芯片110上并且暴露出这些第一内接点114以及这些第一外接点116。重布线路层170配置于第一绝缘层160上并与这些第一内接点114电性连接。第二绝缘层180覆盖于第一绝缘层160以及重布线路层170上以暴露出部分的重布线路层170以及这些第一外接点116。
[0046]在本实施例中，第一芯片110的尺寸大于第二芯片140的尺寸，尺寸较小的第二芯片140倒置覆设于尺寸较大的第一芯片110的芯片接合区112上。第二芯片140具有多个第二接点142。第二导电凸块135位于第一芯片110的第一内接点114与第二芯片140的第二接点142之间。第一芯片110的第一内接点114通过重布线路层170、对应的第二导电凸块135与第二芯片140的上对应的第二接点142电性连接，以使第一芯片110与第二芯片140电性连接。
[0047]底填胶(underfill) 150位于第一芯片110与第二芯片140之间以包覆这些第二导电凸块135。底填胶150的材质例如为环氧树脂(Epoxy)等材料底填胶150可用来提供第一芯片110与第二芯片140之间的固定及密封效果，并能够提供缓冲及防潮防尘等效果来提升多芯片封装结构100的可靠度。
[0048]第一导电凸块130配置于第一芯片110的第一外接点116上，第一芯片110能够通过第一导电凸块130而与线路板190电性连接。在本实施例中，由于第二芯片140与第二导电凸块135位于线路板190与第一芯片110之间，第一导电凸块130的高度会大于第二导电凸块135的高度。更进一步地说，第一导电凸块130的高度会大于第二导电凸块135与第二芯片140的总高度。
[0049]本实施例的多芯片封装结构100在制作时会先将第二芯片140倒置覆设并电性连接于第一芯片110，在第一芯片110与第二芯片140之间填入底填胶150，再将第一芯片110通过第一导电凸块130连接至线路板190，以使第一芯片110、第二芯片140与线路板190三者之间电性连接。如图1所示，由于第一芯片110与第二芯片140的尺寸接近，当底填胶150被填入第一芯片110与第二芯片140之间的部位时，底填胶150可能会往外流动而接触到第一导电凸块130。
[0050]为了避免第一导电凸块130被底填胶150沾附而影响到之后连接至与线路板190之间的连接能力，在本实施例中，将阻挡结构120配置于第一芯片110的芯片结合区112以外的区域上，且阻挡结构120的所在位置对应于第一内接点114与第一外接点116之间的位置。更详细地说，阻挡结构120配置在第一绝缘层160上，且在第一导电凸块130与第二导电凸块135之间的位置。
[0051]在本实施例中，第二绝缘层180包括位于中央的第一部分182以及环绕第一部分182的第二部分184，第二绝缘层180的第一部分182覆盖重布线路层170上并且暴露出部分的重布线路层170。第一部分182与第二部分184之间维持间隙186a，并且，在该第一导电凸块130与阻挡结构120之间存在第二道间隙186b，阻挡结构120位于两道间隙186a、186b之间，以形成一独立凸出的结构。
[0052]阻挡结构120包括金属层122，第二绝缘层180的第二部分184覆盖金属层122。也就是说，在本实施例中，金属层122与第二绝缘层180的第二部分184共同形成阻挡结构120，由于该第二绝缘层180的第二部份184包覆了一层金属层122，因此可做为阻挡结构120的补强结构。当然，在其他实施例中，也可以仅由第二绝缘层180的第二部分184作为阻挡结构120而无需再多一层金属层122也可达到相同的阻隔效果，阻挡结构120的材质、形状与样式并不以上述为限制。
[0053]图2是图1的多芯片封装结构的线路板的上视示意图。如图1与图2所示，阻挡结构120位于第一导电凸块130与第二导电凸块135之间，当底填胶150填充至第一芯片110与第二芯片140之间以包覆第二导电凸块135时，底填胶150会填充于间隙186a，阻挡结构120凸起于第一绝缘层160上，而形成了立体障碍，换句话说，底填胶150会被阻挡结构120围绕，有效地阻挡底填胶150向外溢流至第一导电凸块130的机率。因此，第一导电凸块130便不会被底填胶150污染，而影响了与线路板190连接的品质。在本实施例中，第一导电凸块130与阻挡结构120之间还存在第二道间隙186b，当作第二道防护，即便底填胶150过多而使部分的底填胶150未被阻挡结构120阻挡，位在外侧的第二道间隙186b可供此部分的底填胶150填入，而避免污染第一导电凸块130。
[0054]需说明的是，在本实施例中，阻挡结构120为连续的环形凸起结构，但在其他实施例中，阻挡结构120也可以是配置在第一导电凸块130与第二导电凸块135之间的多条不连续的凸起结构。其凸起的高度于本附图绘制与第一部分182高度等高，在实施上，其凸起高度也可略高于第一部分182的高度，阻挡结构120的实际形状及高度并不以上述为限制，只要能够降低底填胶150向外溢流至第一导电凸块130的机率即可。
[0055]在上面的实施例中，阻挡结构120是实施在芯片堆叠在芯片(Chip on Chip,简称C0C)的封装阶段中，但在其他实施例中，阻挡结构120也可以制作在芯片堆叠在晶圆(Chipon Wafer,简称COW)的封装阶段。图3是依照本发明的一实施例的一种晶圆级芯片封装结构的示意图。请参阅图3，在晶圆202被切割之前，将上述的阻挡结构120、第一导电凸块130、第二导电凸块135、第二芯片140、线路板190等元件配置在晶圆202上，而形成晶圆级芯片封装结构200。此晶圆级芯片封装结构200可切割成多个上述的多芯片封装结构100。
[0056]下面将以图3的晶圆级芯片封装结构200为例，详细地介绍晶圆级芯片封装结构200的其中一种晶圆级芯片封装制程。图4至图12是制造本发明的一实施例的一种晶圆级芯片封装结构的局部剖面示意图。图13是依照本发明的一实施例的一种晶圆级芯片封装制程的流程图。需说明的是，为了清楚显示各元件的细节，图4至图12仅示出晶圆级芯片封装结构200在制作过程之中的局部区域。更精确地说，图4至图12仅示出出晶圆级芯片封装结构200的其中一个多芯片封装结构100的制作过程。并且，为了方便了解，图4至图12中所呈现的视角是以图3的A-A线段的剖面来示出。此外，在本实施例中，相似或相同的元件以与前一实施例相同的元件编号来表示。
[0057]本实施例的晶圆级芯片封装制程300包括下列步骤:首先，如图13的步骤310所述以及配合图4至图12所示，提供晶圆202，晶圆202包括多个阵列排列的第一芯片110以及对应于这些第一芯片110的多个阻挡结构120，其中各第一芯片110分别具有芯片接合区112、多个位于芯片接合区112内的第一内接点114以及多个位于芯片接合区112外的第一外接点116，其中各阻挡结构120配置于对应的第一芯片110的芯片结合区112以外的区域上，位于这些第一内接点114与这些第一外接点116之间，且环绕这些第一内接点114。
[0058]详细地说，请先参考图4，晶圆202包括多个第一芯片110，第一芯片110具有芯片接合区112、多个位于芯片接合区112内的第一内接点114以及多个位于芯片接合区112外的第一外接点116。一开始可选择性地对晶圆202进行清洗(Incoming Clean)的步骤，通过例如是高压水柱清洗的方式来移除第一芯片110表面的脏污。当然，在其他实施例中，也可以选择不对晶圆202进行清洗。
[0059]接着，如图5所示，在第一芯片110上形成图案化的第一绝缘层160。详细地说，可先在第一芯片110上涂布绝缘层，该绝缘层的材料可为一般地感光性光阻材料、聚酰亚胺(PI)层或是氮化娃(silicon nitride,简称Si3N4)，再罩设一光罩(未示出)在绝缘层上，并且进行曝光(Exposure)的程序，其中光罩的图案对应于所欲露出的第一芯片的图案。之后进行显影(Develop)的程序，以显影液将未曝光的绝缘层溶解并移除。接着，通过加热的方式固化(Curing)未被移除的绝缘层，再通过例如是氧气电浆的方式对固化的绝缘层进行表面处理，即可完成第一绝缘层160。如图5所示，第一绝缘层160配置于这些第一芯片110上并且暴露出这些第一内接点114以及这些第一外接点116。
[0060]再来，如图6所示，沉积介质金属层(UBM Deposit1n) 12。在本实施例中，先通过氩气去移除第一绝缘层160、第一内接点114与第一外接点116上的氧化物。接着，在第一绝缘层160、第一内接点114与第一外接点116上依序溅镀钛钨层、金层与钛层，以形成介质金属层12。
[0061]接着，如图7及图8所示，形成图案化的光阻层14、重布线路层170与金属层122。详细地说，在本实施例中，先在图6的介质金属层12上涂布光阻材料，再进行曝光的程序。使光阻层14上对应于第一内接点114与第一外接点116的区域形成开孔后再进行一道电镀制程，而于该曝露的开孔中形成重布线路层170与金属层122。接着，移除光阻层14及未被重布线路层170与金属层122覆盖的介质金属层12，而留下了重布线路层170与金属层122。如图8所示，重布线路层170配置于第一绝缘层160上并与这些第一内接点114电性连接。
[0062]其后，如图9所示，形成图案化的第二绝缘层180。在本实施例中，第二绝缘层180的材质例如为聚酰亚胺，如同第一绝缘层160的形成方式，通过曝光显影等步骤形成第二绝缘层180，且第二绝缘层180覆盖于第一绝缘层160以及重布线路层170上，并暴露出部分的重布线路层170以及这些第一外接点116。在本实施例中，第二绝缘层180包括第一部分182以及第二部分184，且第一部分182与第二部分184之间维持间隙186a，在另一实施例中，也可于该第一导电凸块130与阻挡结构120之间，进一步形成第二道间隙186b，使该阻挡结构120位于两道间隙186a、186b之间，以形成一独立凸出的结构。形成间隙186a, 186b的方法包括黄光制程、雷射加工或反应离子蚀刻(RIE)。第一部分182覆盖重布线路层170上并且暴露出部分的重布线路层170，而第二部分184覆盖单独的金属层122，而与金属层122共同形成阻挡结构120。值得一提的是，该阻挡结构120的高度如需再进一步增加时，可于该第二部分184上进一步涂覆一层与第二绝缘层180材质相同的材料，即可增加该阻挡结构120的高度。在本实施例中，通过图4至图9的程序完成了步骤310。
[0063]再来，如图10所示，在这些第一外接点116上形成多个第一导电凸块130(步骤320)，形成的方式可包括植球、电镀、印刷等方式后再加热回焊。
[0064]接着，如图11所示，提供第二芯片140，第二芯片140具有多个第二接点142，且这些第二接点142上形成有多个第二导电凸块135 (步骤330)。第一导电凸块130与第二导电凸块135的材质包括单一金属元素或合金，其材质可为含铅材料(例如铅或锡铅合金)或无铅材料，其包括金、银、铜、锡、镍或其合金，在本发明附图中，系列举为球状为例，然而，其外观形状不仅可成型为球状、圆柱状或圆顶柱状，其所选用的材料也可采用单一种金属材料或采用两种或两种以上的金属材料电镀成型，例如，铜柱(Copper Pillar)上形成一层锡(Solder Cap)，或铜凸块外壁覆盖一层金等等，均为本发明可行的导电凸块。
[0065]再者，将第二芯片140覆设于芯片接合区112上，以使这些第二导电凸块135位于这些第一内接点114与这些第二接点142之间，且各第一内接点114分别通过对应的第二导电凸块135而与对应的第二接点142电性连接(步骤340)，其中这些第二导电凸块135通过重布线路层170与这些第一内接点114电性连接。接着，在第一芯片110与第二芯片140之间形成底填胶150，以包覆这些第二导电凸块135(步骤350)。如图11所示，在本实施例中，底填胶150会向外流而填充于间隙186a，且被阻挡结构120阻挡。因此，第一导电凸块130便不会被底填胶150污染，而影响了与线路板190连接的品质。在本实施例中，第一导电凸块130与阻挡结构120之间还存在第二道间隙186b，当作第二道防护，即便底填胶150过多而使部分的底填胶150未被阻挡结构120阻挡，此部分的底填胶150仍可流入位在外侧的第二道间隙186b内，而避免污染第一导电凸块130。
[0066]最后，如图12所示，进行晶圆切割步骤，以使这些第一芯片110彼此分离而形成多个多芯片封装结构100 (步骤360)，接下来，再使这些单离化的多芯片封装结构以第一导电凸块130电性连接至一线路板190，其中第二芯片140、这些第一导电凸块130以及这些第二导电凸块135位于线路板190与第一芯片110之间(步骤370)。在本实施例的步骤340与步骤370中，可通过加热升温程序，例如是回焊作业来使第二导电凸块135连接至重布线路层170以及第一导电凸块130连接至线路板190。值得一提的是，该回焊作业可针对该第一导电凸块130与第二导电凸块135同时加热回焊，也可先就第二导电凸块135回焊连接于第一芯片110上，再进行第二次回焊作业，使第一导电凸块130连接于线路板190上，在实施作业上该回焊作业可随制程不同而作调整。
[0067]再次说明的是，图4至图12仅示出出晶圆级芯片封装结构200的其中一部分，因此，在图12中显示出一个多芯片封装结构100，实际上，若以图3的角度观之，则可切割出多个如图12所示的多芯片封装结构100。
[0068]此外，虽然在本实施例中是先在这些第一外接点116上形成多个第一导电凸块130 (步骤320)之后，再将第二芯片140覆设于芯片接合区112上(步骤330、340)。但在其他实施例中，也可以是先将第二芯片140覆设于芯片接合区112上，以使第二导电凸块135连接至第一内接点114 (步骤330、340)，之后，在这些第一外接点116上形成多个第一导电凸块130 (步骤320)，制程顺序上可视需求而调整。
[0069]综上所述，本发明的多芯片封装结构与晶圆级芯片封装结构通过将阻挡结构配置于第一芯片上，且阻挡结构的位置对应于第一内接点与第一外接点之间并环绕第一内接点的位置，来阻隔第一芯片与第二芯片之间的底填胶向外流至第一导电凸块，以避免影响到第一导电凸块与线路板之间的电性连接品质。本发明还提供上述晶圆级芯片封装结构的制程，而能够制作出底填胶不会流至第一导电凸块的晶圆级芯片封装结构。并且，此晶圆级芯片封装结构通过晶圆切割程序，便可形成多个上述的多芯片封装结构。
[0070]最后应说明的是:以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解:其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
【主权项】
1.一种多芯片封装结构，其特征在于，包括: 第一芯片，具有芯片接合区、多个位于所述芯片接合区内的第一内接点以及多个位于所述芯片接合区外的第一外接点； 至少一阻挡结构，配置于所述第一芯片的所述芯片结合区以外的区域上，且于该些第一内接点与该些第一外接点之间，并环绕该些第一内接点； 多个第一导电凸块，配置于该些第一外接点上； 第二芯片，覆置于所述芯片接合区上，且所述第二芯片具有多个第二接点； 多个第二导电凸块，位于该些第一内接点与该些第二接点之间，各所述第一内接点分别通过对应的所述第二导电凸块与对应的所述第二接点电性连接；以及 底填胶，位于所述第一芯片与所述第二芯片之间以包覆该些第二导电凸块。2.根据权利要求1所述的多芯片封装结构，其特征在于，所述第一芯片的尺寸大于所述第二芯片的尺寸。3.根据权利要求1所述的多芯片封装结构，其特征在于，还包括: 第一绝缘层，配置于所述第一芯片上并且暴露出该些第一内接点以及该些第一外接占.V， 重布线路层，配置于所述第一绝缘层上并与该些第一内接点电性连接； 第二绝缘层，覆盖于所述第一绝缘层以及所述重布线路层上以暴露出部分的所述重布线路层以及该些第一外接点，其中该些第二导电凸块通过所述重布线路层与该些第一内接点电性连接。4.根据权利要求3所述的多芯片封装结构，其特征在于，所述第二绝缘层包括第一部分以及第二部分，所述第一部分覆盖所述重布线路层上并且暴露出部分的所述重布线路层，而所述第二部分为所述阻挡结构的至少其中一部分，且所述第一部分与所述第二部分之间维持间隙。5.根据权利要求4所述的多芯片封装结构，其特征在于，所述第二部分与所述第一导电凸块之间还具有间隙。6.根据权利要求1所述的多芯片封装结构，其特征在于，还包括线路板，其中所述线路板与该些第一导电凸块电性连接，且所述第二芯片、该些第一导电凸块以及该些第二导电凸块位于所述线路板与所述第一芯片之间。7.根据权利要求1所述的多芯片封装结构，其特征在于，各所述第一导电凸块的高度大于各所述第二导电凸块的高度。8.根据权利要求1所述的多芯片封装结构，其特征在于，所述阻挡结构包括金属层。9.一种晶圆级芯片封装制程，其特征在于，包括: 提供晶圆，所述晶圆包括多个阵列排列的第一芯片以及对应于该些第一芯片的多个阻挡结构，其中各所述第一芯片分别具有芯片接合区、多个位于所述芯片接合区内的第一内接点以及多个位于所述芯片接合区外的第一外接点，其中各所述阻挡结构配置于对应的所述第一芯片的所述芯片结合区以外的区域上，且于该些第一内接点与该些第一外接点之间，并环绕该些第一内接点； 在该些第一外接点上形成多个第一导电凸块； 提供多个第二芯片，各所述第二芯片分别具有多个第二接点，且该些第二接点上形成有多个第二导电凸块； 将该些第二芯片覆设于该些芯片接合区上，以使该些第二导电凸块位于该些第一内接点与该些第二接点之间，且各所述第一内接点分别通过对应的所述第二导电凸块而与对应的所述第二接点电性连接；以及 在所述第一芯片与所述第二芯片之间形成底填胶，以包覆该些第二导电凸块。10.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，各所述第一芯片的尺寸大于各所述第二芯片的尺寸。11.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，将该些第二芯片覆设于该些芯片接合区之前，在该些第一外接垫上形成该些第一导电凸块。12.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，在该些第一外接点上形成该些第一导电凸块之后，将该些第二芯片覆设于该些芯片接合区上。13.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，还包括: 使该些第一导电凸块电性连接至线路板，其中所述第二芯片、该些第一导电凸块以及该些第二导电凸块位于所述线路板与所述第一芯片之间。14.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，所述晶圆还包括: 第一绝缘层，配置于该些第一芯片上并且暴露出该些第一内接点以及该些第一外接占.V， 重布线路层，配置于所述第一绝缘层上并与该些第一内接点电性连接； 第二绝缘层，覆盖于所述第一绝缘层以及所述重布线路层上以暴露出部分的所述重布线路层以及该些第一外接点，其中该些第二导电凸块通过所述重布线路层与该些第一内接点电性连接。15.根据权利要求14所述的晶圆级芯片封装制程，其特征在于，所述第二绝缘层包括第一部分以及第二部分，所述第一部分覆盖所述重布线路层上并且暴露出部分的所述重布线路层，而所述第二部分为所述阻挡结构的至少其中一部分，且所述第一部分与所述第二部分之间维持间隙。16.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，各所述第一导电凸块的高度大于各所述第二导电凸块的高度。17.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，还包括进行回焊作业，以使该些第二芯片通过该些第二导电凸块以与该些第一内接点电性连接。18.根据权利要求9所述的晶圆级芯片封装制程，其特征在于，还包括进行晶圆切割步骤，以使该些第一芯片彼此分离而形成多个多芯片封装结构。19.一种晶圆级芯片封装结构，其特征在于，包括: 晶圆，包括多个阵列排列的第一芯片以及对应于该些第一芯片的多个阻挡结构，各所述第一芯片具有芯片接合区、多个位于所述芯片接合区内的第一内接点及多个位于所述芯片接合区外的第一外接点，其中各所述阻挡结构配置于对应的所述第一芯片的所述芯片结合区以外的区域上，且在该些第一内接点与该些第一外接点之间，并环绕该些第一内接占.V， 多个第一导电凸块，配置于该些第一外接点上； 多个第二芯片，覆置于该些芯片接合区上，且各所述第二芯片具有多个第二接点； 多个第二导电凸块，位于该些第一内接点与该些第二接点之间，各所述第一内接点分别通过对应的所述第二导电凸块与对应的所述第二接点电性连接；以及 底填胶，位于该些第一芯片与该些第二芯片之间以包覆该些第二导电凸块。20.根据权利要求19所述的晶圆级芯片封装结构，其特征在于，所述第一芯片的尺寸大于所述第二芯片的尺寸。21.根据权利要求19所述的晶圆级芯片封装结构，其特征在于，还包括: 第一绝缘层，配置于所述第一芯片上并且暴露出该些第一内接点以及该些第一外接占.V， 重布线路层，配置于该些第一绝缘层上并与该些第一内接点电性连接； 第二绝缘层，覆盖于所述第一绝缘层以及所述重布线路层上以暴露出部分的所述重布线路层以及该些第一外接点，其中该些第二导电凸块通过所述重布线路层与该些第一内接点电性连接。22.根据权利要求21所述的晶圆级芯片封装结构，其特征在于，所述第二绝缘层包括第一部分以及第二部分，所述第一部分覆盖所述重布线路层上并且暴露出部分的所述重布线路层，而所述第二部分为所述阻挡结构的至少其中一部分，且所述第一部分与所述第二部分之间维持间隙。23.根据权利要求22所述的晶圆级芯片封装结构，其特征在于，所述第二部分与所述第一导电凸块之间还具有间隙。24.根据权利要求19所述的晶圆级芯片封装结构，其特征在于，各所述第一导电凸块的高度大于各所述第二导电凸块的高度。25.根据权利要求19所述的晶圆级芯片封装结构，其特征在于，该些阻挡结构包括金属层。
【文档编号】H01L23/48GK106098675SQ201510392347
【公开日】2016年11月9日
【申请日】2015年7月7日
【发明人】周世文
【申请人】南茂科技股份有限公司, 百慕达南茂科技股份有限公司