晶圆级封装以及产量改善方法
【专利摘要】本发明提供一种晶圆级封装以及产量改善方法，所述产量改善方法包含：提供多个第一候选晶片，每个第一候选晶片包含相同的第一电路模块设计，其中目标芯片的芯片功能被分割为至少一第一电路设计，每个第一电路设计包含相同的第一电路模块设计；从所述多个第一候选晶片中选择多个第一好的晶片；以及通过在晶圆级封装内组装至少所述多个选择的第一好的晶片，以产生所述目标芯片。本发明的晶圆级封装及产量改善方法通过将芯片功能分割为多个相同晶片内，能够提高芯片产量又降低制造成本。
【专利说明】
晶圆级封装以及产量改善方法
技术领域
[0001]本发明关于一种芯片的设计及制造，更具体地，关于一种具有多个晶片的晶圆级封装与相关的产量改善方法，其中多个晶片并列排布。
【背景技术】
[0002]使用大尺寸晶片来实现目标芯片的芯片功能时，晶圆上大尺寸的晶片制造会因低产量与高成本而受到不利影响。举例来说，假设晶圆上的缺陷分布是一样的，在同一个晶圆上制造大尺寸晶片的晶片产量比制造小尺寸晶片的晶片产量要低。换句话说，晶片产量损失(die yield loss)是与晶片尺寸正相关(positively correlated)。若网络交换芯片用大尺寸晶片制造，网络交换芯片的生产成本就会因晶片产量损失而变得较高。因此，业界需要有能够减少产量损失且降低生产成本的创新的集成电路设计。
【发明内容】
[0003]因此，本发明为了解决大尺寸晶片制造的不利因素，特提供一种新的晶圆级封装及产量改善方法。
[0004]本发明提供一种晶圆级封装，包含:多个晶片，包含至少一第一晶片与一第二晶片，其中所述多个晶片并列放置，所述第一晶片的第一侧相邻于所述第二晶片的第一侧；以及多个连接路径，将所述第一晶片的第一侧的输入/输出垫连接到所述第二晶片的第一侧的输入/输出垫，其中所述第一晶片的第一侧的相邻输入/输出垫通过仅在单个层上的连接路径连接到所述第二晶片的第一侧的相邻输入输出垫。
[0005]本发明另提供一种晶圆级封装，包含:多个晶片，包含至少一第一晶片，一第二晶片，及一第三晶片，其中所述多个晶片以并排方式放置，所述第一晶片与所述第二晶片相同，所述第三晶片不同于所述第一晶片与所述第二晶片；以及多个连接路径，将所述第一晶片的第一侧的输入/输出垫连接到所述第三晶片的第一侧的输入/输出垫，并将所述第二晶片的第一侧的输入/输出垫连接到所述第三晶片的第二侧的输入/输出垫，其中所述第一晶片的第一侧与所述第二晶片的第一侧是相同晶片的同侧。
[0006]本发明另提供一种产量改善方法，包含:提供多个第一候选晶片，每个所述第一候选晶片包含相同的第一电路模块设计，其中目标芯片的芯片功能被分割为至少一第一电路设计，每个所述第一电路设计包含相同的所述第一电路模块设计;从所述多个第一候选晶片中选择多个第一好的晶片；以及通过在晶圆级封装内组装至少所述多个选择的第一好的晶片，以产生所述目标芯片。
[0007]本发明的晶圆级封装及产量改善方法通过将芯片功能分割为多个相同晶片内，能够提尚芯片广量又降低制造成本。
[0008]本发明的这些及其他的目的对于本领域的技术人员来说，在阅读了下述优选实施例的详细说明以后是很容易理解和明白的，所述优选实施例通过多幅图予以揭示。
【附图说明】
[0009]图1显示根据本发明一实施例的第一产量改善方法的流程图。
[0010]图2显示用大尺寸晶片制造的目标芯片的实施例的示意图。
[0011]图3显示将目标芯片的芯片功能分割成两个具有同样电路模块设计的电路设计的实施例的示意图。
[0012]图4显示本发明的实施例的晶圆级封装的侧视图。
[0013]图5显示本发明的实施例的同质晶片的第一组装设计的示意图。
[0014]图6显示本发明的实施例的同质晶片的第二组装设计的示意图。
[0015]图7显示本发明的实施例的同质晶片的第三组装设计的示意图。
[0016]图8显示本发明的实施例的同质晶片的第四组装设计的示意图。
[0017]图9显示本发明的实施例的同质晶片的第五组装设计的示意图。
[0018]图10显示本发明的实施例的同质晶片的第六组装设计的示意图。
[0019]图11显示本发明的实施例的同质晶片的第七组装设计的示意图。
[0020]图12显示本发明的实施例的同质晶片的第八组装设计的示意图。
[0021]图13显示根据本发明的实施例的第二产量改善方法的流程图。
[0022]图14显示将目标芯片的芯片功能分割为两个相同的电路设计与一个不同的电路设计。
[0023]图15显示本发明的实施例的异质晶片的第一组装设计的示意图。
[0024]图16显示本发明的实施例的异质晶片的第二组装设计的示意图。
[0025]图17显示本发明的实施例的使用单个晶片来实现网络交换的示意图。
[0026]图18显示本发明的实施例的使用两个相同晶片实现网络交换的示意图。
[0027]图19显示本发明实施例的网络交换的示意图。
[0028]图20显示本发明实施例的另一网络交换的示意图。
[0029]图21显示本发明实施例的又一网络交换的示意图。
【具体实施方式】
[0030]本说明书及权利要求书使用了某些词语代指特定的组件。本领域的技术人员可理解的是，制造商可能使用不同的名称代指同一组件。本文件不通过名字的差别，而通过功能的差别来区分组件。在以下的说明书和权利要求书中，词语“包括”是开放式的，因此其应理解为“包括，但不限于...”。
[0031]图1显示根据本发明一实施例的第一产量改善方法的流程图。假使结果大致相同，并不需要完全如图1的顺序执行各个步骤。另外，图1流程图中可以加入一些步骤或者删除某些步骤。示例的产量改善方法可以简单归纳如下。
[0032]步骤102:提供多个候选晶片，每个晶片具有相同的电路模块设计。举例来说，目标芯片的芯片功能被分割为多个电路设计，每个电路设计具有相同的电路模块设计。
[0033]步骤102:从多个候选晶片中选择多个好的晶片。请注意，此处“好的”是指可用的，或者是适合的，或者是状态有别的多个晶片中最佳的晶片。
[0034]步骤106:通过在同个晶圆级封装内组装选择的好的晶片，来产生目标芯片。
[0035]举例来说，但并非限制本发明，所有步骤102-106可在同一个半导体设计工厂执行。如果是相同的晶片面积，大尺寸晶片的产量比多个小尺寸晶片的产量低。将一个大尺寸晶片分成多个小尺寸晶片可带来一些余量(overhead)。业界需要尽量减少余量。所以，本发明是要提供一种创新的分割芯片(例如，一个交换芯片)的方法。举例来说，假定晶圆的缺陷分布是相同的，晶圆上制造一个大尺寸的晶片的晶片产量要比在同样晶圆上制造多个具有同样面积的多个小尺寸晶片的晶片产量低。因为晶圆上制造大尺寸晶片的制造会遭受低产量与高成本的不利影响，本发明因此提出要确定一种电路模块设计，使得一个目标芯片的芯片功能能被分割成多个电路设计，且每个电路设计具有相同的电路模块设计，且在晶圆上制造多个小尺寸晶片，每个小尺寸晶片具有相同的电路模块设计。
[0036]请一同参考图2与图3。图2显示用大尺寸晶片制造的目标芯片的实施例的示意图。图3显示将目标芯片的芯片功能分割成两个具有同样电路模块设计的电路设计的实施例的示意图。在此实施例中，一个目标芯片(例如一网络交换芯片)200支持芯片功能(例如网络交换功能)，该芯片功能用多个功能模块202及204_1-204_4来实现，其中功能模块204_1_204_4具有同样功能F2，以及功能模块202具有与功能F2不同的功能Fl。举例来说，功能模块202可包含多平面网络交换(mult1-plane network switch)的流量管理器(trafficmanager，TM)，且功能模块204_1-204_4的每个可包含一个平面(plane)的入口封包处理电路(ingress packet processing circuit)以及出口封包处理电路(egress packetprocessing circuit)。
[0037]晶圆级封装是一种封装半导体芯片的技术，其与晶圆先切割成单一半导体芯片，然后加以封装的传统封装方式不同。上述所指的晶圆级封装是基于晶圆级制程来制造。即多个半导体芯片(如同质芯片或异质芯片)封装于同一晶圆级封装中，而连接各半导体芯片间的连接路径/传输总线/传输电路…等是以晶圆级制程来制造。因此，连接路径，传输总线，或传输电路可由金属层进行实作(如重布线层金属层，RDL，一种芯片上的金属层，可于不同位置使用集成电路上之输出/输入接脚)，而非传统封装中的焊线。
[0038]晶圆级封装可以是一集成扇出型(integratedfan-out，InFO)封装，或是基板上晶圆上芯片(chip on wafer on substrate,CoWoS,package)封装。接下来的晶圆级封装是以InFO封装来举例，但不是本发明的限缩。使用所提概念的晶圆级封装可以是InFO封装或CoWoS封装，而InFO封装与CoWoS封装是可以互换的。
[0039]如图3所示，目标芯片200的芯片功能被平均分割进两个电路设计206j及206_2，每个电路设计都具有相同的电路模块设计。在此实施例中，电路模块设计来具有一个功能Fl的功能模块以及具有同样功能F2的两个功能模块，并因分区的余量(partit1noverhead)进一步设计来具有一个额外输入/输出(1/0)功能302，在晶圆级封装内用期望的芯片功能重建目标芯片需要该分区余量。如果电路设计206_2旋转180度，电路设计206_2就与电路设计206_1完全匹配，因为电路设计206_1与206_2具有相同的电路模块设计。因为目标芯片200的芯片功能被平均分割进两个相同的晶片，在同样晶圆级封装内组装两个相同的晶片来产生目标芯片200之后，每个晶片内的功能模块都不会被当作冗余模块。
[0040]根据通过分割目标芯片的芯片功能所配置的电路模块设计，相同的小尺寸晶片能够在晶圆上制造，其中每个小尺寸晶片具有相同的电路模块设计(步骤102)。相较于大尺寸晶片的晶片产量，其中每个大尺寸晶片具有芯片200的芯片功能并在晶圆上制造，因降低的产量损失，具有该电路模块设计并在同样晶圆上制造的小尺寸晶片的晶片产量更高。而且，因为电路模块设计的单一掩模(mask)可以用来制造多个相同的晶片，掩模的成本也大幅降低了。
[0041]因为期望的芯片功能被分割为多个电路设计，每个电路设计具有相同的电路模块设计，且每个相同的晶片是使用相同的电路模块设计来制造，多个晶片可被组装来重建具有期望的芯片功能的目标芯片。在步骤104，从晶圆上制造的候选晶片中选择多个好的晶片，其中选择好的晶片的数量是基于重建期望芯片功能所需要的相同的电路设计模块设计的数量来决定。在步骤106中，选择的好的晶片被组装在一个晶圆级封装，来产生具有期望芯片功能的目标芯片。举例来说，晶圆级封装可以是一个集成扇出(integrated fan-out,InFO)封装或者是一个基板上晶圆上芯片(chip on wafer on substrate，CoWoS)封装。对于如何在一个晶圆级封装中组装同质晶片(homogeneous dies)，下文将给出几个实施的组装设计。
[0042]图4显示本发明的实施例的晶圆级封装的侧视图。在此实施例中，同一个晶圆级封装400内组装有两个晶片402_1与402_2(例如两个相同的晶片)。晶片402j与402_2在晶圆级封装中是并排放置。也就是说，晶片402_1与402_2并不是垂直叠放。晶片402_1包含多个输入/输出(1/0)垫403_1，并通过凸起405_1架在重布层(代(1丨81:1'；[13111:;[011 layer，RDL)或基板404上。类似地，晶片402_2包含多个1/0垫403_2，且通过凸起405_2架在重布层(redistribut1n layer，RDL)或基板404上。并且，晶片402_1与402_2可通过经由RDL/基板404内的连接路径来连接。举例来说，在采用InFO封装技术的情况下，连接路径用InFO线来实施(例如Cu后钝化层内连接，Cu post passivat1n interconnect1ns)，这种连接可作为RDL布线。需要注意的是，图4中的封装结构是解释之用，并非本发明的限制。
[0043]图5显示本发明的实施例的同质晶片的第一组装设计的示意图。图5中的子示意图(八)显示单个晶片41，其在右侧1?具有多个1/0垫？1少2，？3，？4。1/0垫？1-?4是单向的，其中1/0垫Pl与P4是输出垫，用于发送从晶片Al的输出缓冲(图未示)中产生的输出信号，而1/0垫P2与P3是输入垫，用于在晶片Al的输入缓冲(图未示)中接收要处理的输入信号。
[0044]图5的子示意图(B)显示使用RDL/基板布线连接的两个同样晶片502_1与502_2。晶片502_1 与502_2可以是主从对(master-slave pair)或是同伴对(peer-to-peer pair)。在图5中的子示意图(A)中显示的Al可以根据上述的电路模块设计制造。而且，晶片502j与502_2中每个都与单个晶片Al相同。晶片502_1与502_2在晶圆级封装中以并排的方式放置。另外，晶片502_1的第一侧SI紧邻着晶片502_2的第一侧SI，其中晶片502_1的第一侧SI与晶片502_2的第一侧SI的每个都是在相同晶片的同侧(也就是单个晶片Al的右侧RS)。而且，晶片502_2的朝向相对于晶片502_1的朝向有180度的旋转。如上所述，1/0垫Pl与P4是输出垫，而1/0垫P2与P3是输入垫。在本实施例中，晶片502_1的1/0垫Pl通过连接路径LI连接到晶片502_2的1/0垫P3，晶片502J的1/0垫P2通过连接路径L2连接到连接到晶片502_2的1/0垫P4，晶片502_1的1/0垫P3通过连接路径L3连接到连接到晶片502_2的1/0垫Pl，晶片502_1的1/0垫P4通过连接路径L4连接到连接到晶片502_2的1/0垫P2。晶片502_1与502_2之间的连接路径包含在不同层的跨越连接路径(crossing connect1n paths)Ll_L4，这增加了RDL/基板布线的设计复杂度。本发明更提供一种创新的1/0设计/布置，用于避免在晶圆级封装内的同样晶片之间产生互相跨越的连接路径。
[0045]图6显示本发明的实施例的同质晶片的第二组装设计的示意图。图6的子示意图(A)显示单个晶片A2，其在右侧RS具有多个I/O垫P1’，P2’，P3’，P4’。1/0垫P1’_P4’是双向的。而且，I/O垫PI ’ -P4 ’中的每个都可配置为输入垫或输出垫，其中的输入垫用于在晶片A2的输入缓冲(图未示)中接收要处理的输入信号;其中输出垫是用于发送从晶片A2的输出缓冲(图未示)中产生的输出信号。图6的子示意图(B)显示两个相同的晶片602_1与602_2，它们使用直接连接路径LI’，L2’，L3’，L4’来连接。晶片602j与602_2可以是主从对(master-slave pair)或是同伴对(peer-to-peer pair)。
[0046]图6中子示意图(A)的单个晶片A2可以根据上述的电路模块设计来制造。而且，晶片602_1与602_2的每个都与单个晶片A2相同。晶片602_1与602_2在晶圆级封装内以并排的方式放置。另外，晶片602_1的第一侧SI相邻于晶片602_2的第一侧SI，其中晶片602j的第一侧SI与晶片6 O 2 _ 2的第一侧的每个是相同晶片的同一侧(也就是说，单个晶片A 2的右侧RS)。而且，晶片60 2_2的朝向相对于晶片60 2_1的朝向具有180度的旋转。因为I /0垫P I’ -P4 ’是双向的，晶片602_1的I/O垫Pl ’通过直接连接路径LI ’与晶片602_2的I/O垫P4’连接，晶片602_1的I/O垫P2 ’通过直接连接路径L2 ’与晶片602_2的I/O垫P3 ’连接，晶片602_1的I/O垫P3，通过直接连接路径L3，与晶片602_2的I/O垫P2，连接，晶片602_1的I/O垫P4，通过直接连接路径L4 ’与晶片602_2的I/O垫Pl，连接，借助双向I/O设计，在晶片602_1的第一侧SI的相邻的I/O垫仅通过单个层的连接路径连接到晶片602_2的第一侧SI的相邻的I/O垫。举例来说，晶片602_1与602_2之间的连接路径没有通过不同层的跨越连接路径，这大幅简化了RDL/基板的布线。需要注意的是，I/O垫或连接路径都实际运作，这些并非是虚拟元件。
[0047]如图6所示的组装实施例只有两个相同的晶片，每个都使用双向I/O设计。但是，这仅仅是为了展示所用，并非本发明的限制。在晶圆级封装内使用双向I/O设计来组装超过两个相同晶片是可行的。而且，可用组装不同数量的同质晶片来提供不同的产品(例如，不同线速度的网络交换产品)。另外，实现了在单层上通过连接路径连接晶片的一侧的相邻I/O垫与另一个晶片的一侧的相邻I/O垫的目的。举例来说，避免了通过不同层来布线跨越连接路径。
[0048]图7显示根据本发明的实施例的同质晶片的第三组装设计的示意图。图7的子示意图(A)显示了单个晶片A3，其在右侧RS上具有多个I/O垫P1’，P2’，P3’，以及在底侧BS上具有多个I/O垫P4 ’，P5 ’，P6 ’。I/O垫Pl，-P6，是双向的。而且，I/O垫Pl ’ -P6 ’中的每个可配置为输入垫或输出垫，其中输入垫用于在晶片A3的输入缓冲(图未示)中接收要处理的输入信号；其中输出垫是用于发送从晶片A3的输出缓冲(图未示)中产生的输出信号。
[0049]图7的子示意图(B)显示四个相同的晶片702_1，702_2，702_3以及702_4，其通过直接连接路径L1’_L12’连接。如图7所示的单个晶片A3可根据上述的电路模块设计来制造。而且，晶片702_1-702_4中每个都与单个晶片A3相同。晶片702_1-702_4在晶圆级封装内以并排方式排布。举例来说(并非限制)，晶片702_1与702_2是在晶圆级封装的一个平面上以X轴方向排列，晶片702_3与702_4是在晶圆级封装的一个平面上以X轴方向排列，晶片702j与702_4是在晶圆级封装的一个平面上以Y轴方向排列，晶片702_2与702_3是在晶圆级封装的一个平面上以Y轴方向排列，如此，晶圆级上的晶片702_1-702_4的对称放置使晶圆级封装具有紧凑的尺寸。
[0050]另外，晶片702_1的第一侧SI与晶片702_2的第一侧SI是相邻的，晶片702_3的第一侧SI与晶片702_4的第一侧SI是相邻的，晶片702j的第二侧S2与晶片704_2的第二侧S2是相邻的，晶片702_1的第二侧S2与晶片702_3的第二侧S2是相邻的，其中晶片702_1的第一侧SI与晶片702_2的第一侧SI是相同晶片的不同侧(也就是说，单个晶片A3的右侧RS与底侧BS)，晶片702_3的第一侧SI与晶片702_4的第一侧SI是相同晶片的不同侧(也就是说，单个晶片A3的右侧RS与底侧BS)，其中晶片702_2的第二侧S2与晶片702_3的第二侧S2是相同晶片的不同侧(也就是说，单个晶片A3的右侧RS与底侧BS)，其中晶片702_1的第二侧S2与晶片702_4的第二侧S2是相同晶片的不同侧(也就是说，单个晶片A3的底侧BS与右侧RS)。
[0051 ]而且，晶片702_2的朝向相对于晶片702_1的朝向有90度的顺时针旋转，晶片702_3的朝向相对于晶片702_2的朝向有90度的顺时针旋转，晶片702_4的朝向相对于晶片702_3的朝向有90度的顺时针旋转，晶片702_1的朝向相对于晶片702_4的朝向有90度的顺时针旋转。因为I/O垫PI ’ -P6 ’是双向的，可使用直接连接路径LI ’ -L12 ’。借助双向I/O设计，通过只在单层上的连接路径，一个晶片在一侧的相邻I/O垫连接到另一个晶片的一侧的相邻I/O垫。举例来说，晶702_1-702_4中任意两个晶片之间的连接路径都没有通过不同层的跨越连接路径布线，这大幅简化了 RDL/基板布线。
[0052]在上述图6及图7所示的实施例中，因为电路模块设计采用了双向I/O设计，可用直接连接路径来连接相同的晶片。另外，可通过适当调整电路模块设计采用的单向I/O垫，使用直接连接路径来连接相同的晶片。
[0053]图8显示本发明的实施例的同质晶片的第四组装设计的示意图。图8的子示意图(八)显示单个晶片44，其在右侧1?具有多个1/0垫？1少2，？3，？4。1/0垫？1-?4是单向的。1/0垫Pl与P2是输出垫，用于发送在晶片A4的输出缓冲(图未示)中产生的输出信号。I/O垫P3与P4是输入垫，用于用晶片A4中的输入缓冲(图未示)接收要处理的输入信号。在此实施例中，晶片A4的右侧RS的I/O垫Pl-P4是旋转对称(rotat1nalIy symmetric)。
[0054]“旋转对称”是指未旋转的晶片A4的I/O垫与旋转特定角度(例如180度)的晶片A4的I/O垫刚好匹配。如图8的子示意图(A)所示，I/O垫Pl在旋转180度后与I/O垫P4匹配，I/O垫P2在180度旋转后与I/O垫P3匹配。当单个晶片A4有第一朝向(例如O度旋转)，未旋转晶片A4的同侧的I/O垫都具有一特定的I/O垫属性(从顶部I/O垫到底部I/O垫)。当单个晶片A4具有第二朝向时(例如180度旋转)，旋转的晶片A4的同侧的I/0垫具有相同的特定I/0垫属性(从从顶部I/O垫到底部I/O垫)。
[0055]图8的子示意图(B)显示两个相同的晶片802_1与802_2，其通过直接连接路径LI’，L2 ’，L3 ’，L4 ’连接。举例来说，晶片802_1与802_2可以是主从对或是同伴对。图8的子示意图(A)中的单个晶片A4可根据上述的电路模块设计来制造。而且，晶片802_1与802_2和单个晶片A4是相同的。晶片802_1与802_2在晶圆级封装上是以并排的方式放置。另外，晶片802_1的第一侧SI与晶片802_2的第一侧SI相邻，其中晶片802_1的第一侧SI与晶片802_2的第一侧SI的每个都是同样晶片的同一侧(也就是说，单个晶片的右侧RS)。并且，晶片802_2的朝向相对于晶片802_1的朝向有180度的旋转。
[0056]因为晶片A4的右侧RS的I/O垫P1-P4是旋转对称的，晶片802_1的I/O垫Pl通过直接连接路径LI，连接到晶片802_2的I/O垫P4，晶片802_1的I/O垫P2通过直接连接路径L2，连接到晶片802_2的I/O垫P3，晶片802_1的I/O垫P3通过直接连接路径L3 ’连接到晶片802_2的I/O垫P2，晶片802_1的I/O垫P4通过直接连接路径L4 ’连接到晶片802_2的I/O垫Pl。借助旋转对称的I/O设计，通过只在单层上的连接路径，一个晶片在一侧的相邻I/O垫连接到另一个晶片的一侧的相邻I/o垫。举例来说，晶片802_1与802_2之间的连接路径没有通过不同层的跨越连接路径布线，这能大幅简化RDL/基板布线。
[0057]图8所示的组装实施例，其只具有两个相同的晶片，每个晶片都使用旋转对称的I/O设计。可是，这仅是为了展示本发明，并非本发明的限制。在晶圆级封装内使用旋转对称的I/O设计来组装对于两个相同晶片是可行的。而且，可通过组装不同数量的同质晶片来提供不同产品(例如具有不同线速的网络交换产品)。另外，可实现只在单层上通过连接路径来连接一晶片一侧的相邻I/O垫与另一个晶片的一侧的相邻I/O垫。举例来说，可避免通过不同层来布线跨越连接路径。
[0058]图9显示本发明的实施例的同质晶片的第五组装设计的示意图。图9的子示意图(八)显示单个晶片45，其在右侧1?具有多个1/0垫？1少2，？3少4，在底侧85具有多个1/0垫?5，?6，？7，？8。1/0垫？1-?8是单向的。1/0垫？1，？2，？5，？6是输出垫，用于输出从晶片六5的输出缓冲(图未示)中产生的输出信号。I /0垫P3，P4，P7，P8是输入垫，用于用晶片A5的输入缓冲(图未示)接收要处理的输入信号。
[0059]在此实施例中，晶片A5的右侧RS的I/O垫P1-P4是旋转对称的，底侧BS的I/O垫P5-P8是旋转对称的。如图9的子示意图(A)所示，I/O垫Pl在180度旋转后匹配I/O垫P4，I/O垫P2在180度旋转后匹配I/O垫P3，I/O垫P5在180度旋转后匹配I/O垫P8，I/O垫P6在180度旋转后匹配I/O垫P7。并且，右侧RS的I/O垫P1-P4与底侧BS的I/O垫P5-P8旋转对称。如图9子示意图(A)所示，I/O垫Pl在旋转90度后匹配I/O垫P5，I/O垫P2在旋转90度后匹配I/O垫P6，I/O垫P3在旋转90度后匹配I/O垫P7，I/O垫P4在旋转90度后匹配I/O垫P8。
[0060]图9的子示意图(B)显示四个通过直接连接路径Ll’-L16’连接的相同的晶片902_1，902_2，902_3与902_4。图9的子示意图(A)中的单个晶片A5可根据上述的电路模块设计来制造。而且，晶片902_1-902_4的每个与单个晶片A5相同。晶片902_1-902_4在晶圆级封装上以并排方式放置。举例来说，但并非本发明的限制，晶片902_1与902_2在晶圆级封装的一个平面上沿X轴方向排列，晶片902_3与902_4在晶圆级封装的该平面上沿X轴方向排列，晶片902_1与902_4在晶圆级封装的一个平面上沿Y轴方向排列，晶片902_2与902_3在晶圆级封装的一个平面上沿Y轴方向排列，如此，在晶圆级封装内对称布置晶片902_1与902_2使得晶圆级封装具有紧凑尺寸。
[0061 ]另外，晶片902_1的第一侧SI相邻于晶片902_2的第一侧SI，晶片902_3的第一侧SI相邻于晶片902_4的第一侧SI，晶片902j的第一侧S2相邻于晶片902_4的第一侧S2，晶片902_2的第一侧S2相邻于晶片902_3的第一侧S2，其中晶片902_1的第一侧SI与晶片902_2的第一侧SI是同样晶片的不同侧(也就是说，单个晶片A5的右侧RS与底侧BS)，晶片902_3的第一侧SI与晶片902_4的第一侧SI是同样晶片的不同侧(也就是说，单个晶片A5的右侧RS与底侧BS)，晶片902_2的第二侧S2与晶片902_3的第二侧SI是同样晶片的不同侧(也就是说，单个晶片A5的右侧RS与底侧BS)，晶片902_1的第二侧SI与晶片902_4的第二侧S2是同样晶片的不同侧(也就是说，单个晶片A5的右侧RS与底侧BS)，而且，晶片902_2的朝向相对于晶片902_1有90度的顺时针旋转，晶片902_3的朝向相对于晶片902_2有90度的顺时针旋转，晶片902_4的朝向相对于晶片902_3有90度的顺时针旋转，晶片902_1的朝向相对于晶片902_4有90度的顺时针旋转。
[0062]因为晶片A5的右侧RS的I/O垫P1-P4是旋转对称的，晶片A5的底侧BS的I/O垫P5-P8是旋转对称的，在晶片A5右侧RS的I/O垫P1-P4相对于晶片A5的底侧的I/O垫P5-P8是旋转对称的，可以使用直接连接路径Ll’-L16’。借助旋转对称的I/O设计，一个晶片一侧的相邻I/O垫通过仅在单层上的连接路径连接到另一个晶片的一侧的相邻I/O垫。举例来说，在两个晶片902_1-902_4中任意两个之间的连接路径不会有通过不同层的跨越连接路径，这能大幅简化RDL/基板布线。
[0063]在上面图8及图9的实施例中，电路模块设计采用了旋转对称的I/O设计，可将并列的同样晶片调整为不同朝向，来使用直接连接路径来连接每个具有电路模块设计的相同的晶片。可是，这仅仅是展示本发明，并非本发明的限制。另外，可将电路模块设计的I/O垫调整到相对侧，来使用直接连接路径来连接并列的同一朝向的晶片。
[0064]图10显示本发明的实施例的同质晶片的第六组装设计的示意图。图10的子示意图(A)显示单个晶片A6，其在右侧RS具有多个I/O垫Pl，P2，P3，P4，在右侧RS的左侧LS具有多个1/0垫？5，？6少7，？8。1/0垫？1-?8是单向的。1/0垫？1少2少3，？8是输出垫，用来输出晶片厶6中输出缓冲(图未示)产生的输出信号。I/0垫P4，P5，P6，P7是输入垫，用来接收晶片A6的输入缓冲(图未示)接收的输入信号。在本实施例中，I/O垫Pl与P5布置在晶片A6的两侧，以组成第一侧对侧发送/接收对(side-to-side transmit/receive(Tx/Rx)pair)，I/O垫P2与卩6布置在晶片A6的两侧，以组成第二侧对侧发送/接收对，I/O垫P3与P7布置在晶片A6的两侧，以组成第三侧对侧发送/接收对，I/O垫P8与P4布置在晶片A6的两侧，以组成第一侧对侧发送/接收对。
[0065]图10子示意图(B)显示通过直接连接路径Ll’-L8’连接的三个相同晶片1002j，1002_2，与1002_3。图10所示的单个晶片A6可根据上述的电路模块设计制造。而且，晶片1002_1-1002_3与单个晶片A6相同。晶片1002j-1002_3在晶圆级封装上以并列方式排列。另外，晶片1002_2的第一侧SI相邻于晶片1002_1的第一侧SI，晶片1002_2的第二侧S2相邻于晶片1002_3的第一侧SI，其中晶片1002_1的第一侧SI与晶片1002_2的第一侧SI是相同晶片的不同侧(也就是晶片A6的右侧RS与左侧LS)，晶片1002_2的第二侧S2与晶片1002_3的第一侧SI是相同晶片的不同侧(也就是晶片A6的右侧RS与左侧LS)。
[0066]因为I/O垫P1-P4在晶片A6的右侧，I/O垫P5-P8在晶片A6的左侧，以组成多个侧对侧发送/接收对，可使用直接连接路径LI，-L4，来连接两个相同晶片1002j与1002_2，可使用直接连接路径L5 ’ -L8 ’来连接两个相同晶片1002_2与1002_3。需要注意的是，未使用的I/O垫可接到地。借助侧对侧发送/接收I/O对设计，一个晶片的一侧的相邻I/O垫能通过连接路径在单层上连接到另一个晶片的一侧的相邻I/O垫。举例来说，晶片1002_1-1002_3中任意两个之间的连接路径没有通过不同层的跨越连接路径，这能够大幅简化RDL/基板布线。
[0067]如果相同晶片同侧的I/O垫分多排布置，本发明更提出一种两个相同晶片之间适当配置连接路径以使得连接路径之间的差别较小的方法。图11显示本发明的实施例的同质晶片第七组装设计的示意图。晶圆级封装具有两个以并排的方式排布的相同的晶片1102_1与1102_2，其中晶片1102_1的第一侧SI相邻于晶片1102_2的第一侧SI，且晶片1102_1的第一侧SI与晶片1102_2的第一侧SI都是相同晶片的同侧。如图11所示，晶片1102_1是相同晶片的未旋转版，晶片1102_2是相同晶片的旋转版。在此实施例中，每个相同晶片采用了 Tx/Rx多排I/O设计。而且，晶片1102_1的第一侧SI的I/O垫以多排布置，其包含至少一内排1104_1及外排1106_1，其中外排1106_1比内排1104_1更靠近晶片1102_1的边缘。另外，晶片1102_2的第一侧SI的I/O垫以多排布置，其包含至少一内排1104_2及外排1106_2，其中外排1106_2比内排1104_2更靠近晶片1102_2的边缘。举例来说，同样内排1104_1/1104_2的I/O垫都是输入垫，而同样外排1106_1/1106_2的I/O垫都是输出垫。
[0068]另外举例来说，同样内排1104_1/1104_2的I/O垫都是输出垫，而同样外排1106_1/1106_2的1/0垫都是输入垫。如图11所示，第一连接路径1^11丄12丄13丄14用来分别将内排1104_1的1/0垫连接到外排1106_2的1/0垫;第二连接路径1^21丄22丄23丄24用来分别将外排1106_1的I/O垫连接到内排1104_2的I/O垫。在此实施例中，所有第一连接路径L11-L14与第二连接路径L21-L24都配置具有相同的线长。需要注意的是，发送/接收多排I/O设计并不限于在同个晶圆级封装内组装相同的晶片来产生目标芯片。例如，在其他设计中，晶片1102_1与1102_2可以为不同的晶片。
[0069]图12显示本发明的实施例的同质晶片的第八组装设计的示意图。晶圆级封装具有两个并排布置的相同的晶片1202_1与1202_2，其中晶片1202_1的第一侧SI相邻于晶片1202_2的第一侧SI，且晶片1202_1的第一侧SI及晶片1202_2的第一侧SI的每个都是在同样晶片的同侧。如图11所示，晶片1202_1是相同晶片的未旋转版，晶片1202_2是相同晶片的旋转版。在此实施例中，每个相同晶片采用了 Tx/Rx多排I/O设计。而且，晶片1202_1的第一侧SI的I/O垫以多排布置，其包含至少一内排1204j及外排1206j，其中外排1206j比内排1204_1更靠近晶片1202_1的边缘。另外，晶片1202_2的第一侧SI的I/O垫以多排布置，其包含至少一内排1204_2及外排1206_2，其中外排1206_2比内排1204_2更靠近晶片1202_2的边缘。同样内排1204_1/1204_2的I/O垫包含输入垫与输出垫，而同样外排1106_1/1106_2的I/O垫包含输入垫与输出垫。
[0070]举例来说，同排最高两个的I/O垫都是输入垫，而同排最低两个的I/O垫都是输出垫。另外举例来说，同排最高两个的I/O垫都是输出垫，而同排最低两个的I/O垫都是输入垫。如图12所示，第一连接路径1^11丄12丄13丄14用来分别将内排1204_1的1/0垫连接到外排1206_2的1/0垫;第二连接路径1^21丄22丄23丄24用来分别将外排1206_1的1/0垫连接到内排1204_2的I/O垫。在此实施例中，所有第一连接路径L11-L14与第二连接路径L21-L24都配置具有相同的线长。需要注意的是，发送/接收多排I/O设计并不限于在同个晶圆级封装内组装相同的晶片来产生目标芯片。例如，在其他设计中，晶片1202_1与1202_2可以为不同的晶片。
[0071]在上述实施例中，晶圆级封装内组装的多个晶片只有同质晶片(相同晶片)。可是，这仅是展示本发明，并非本发明的限制。可选的，晶圆级封装内组装的多个晶片可包含异质晶片(即不同晶片)。也就是说，使用上述提出的I/O垫设计/安排(例如双向I/O设计，旋转对称I/O设计，或侧对侧Tx/Rx I/O对设计)，通过仅在单层上的连接路径来连接一个晶片的一侧的相邻I/O垫与另一个晶片的一侧的相邻I/O垫的任何晶圆级封装都落入本发明的范围内。
[0072]举例来说，使用上述提出的I/O垫设计/安排(例如双向I/O设计，旋转对称I/O设计，或侧对侧Tx/Rx I/O对设计)，来避免在并列晶片之间使用跨越连接路径的任何晶圆级封装都落入本发明的范围内。
[0073]采用图1中所示的产量改善方法来通过在同一晶圆级封装内组装多个相同晶片以产生目标芯片。可是，这仅是展示本发明，并非本发明的限制。可选地，通过在同一晶圆级封装内组装多个晶片来产生目标芯片，其中多个晶片可具有相同晶片与至少一不同晶片。图13显示根据本发明的实施例的第二产量改善方法的流程图。假使结果大致相同，并不需要完全如图13的顺序执行各个步骤。另外，图13流程图中可以加入一些步骤或者删除某些步骤。示例的产量改善方法可以简单归纳如下。
[0074]步骤1302:提供多个第一候选晶片，每个晶片具有相同的第一电路模块设计。
[0075]步骤1304:提供多个第二候选晶片，每个晶片具有相同的第二电路模块设计，其中第二电路模块设计与第一电路模块设计不同。举例来说，目标芯片的芯片功能被分割为多个第一电路设计与至少一个第二电路设计，其中每个第一电路设计具有相同的第一电路模块设计，每个第二电路设计具有相同的第二电路模块设计。
[0076]步骤1306:从多个第一候选晶片中选择多个第一好的晶片。
[0077]步骤1308:从多个第二候选晶片中选择至少一个第二好的晶片。
[0078]步骤1310:通过在同个晶圆级封装中组装选择的多个第一好的晶片与选择的至少一个第二好的晶片，来产生目标芯片。
[0079]举例来说，但并非限制本发明，所有步骤1302-1310可在同一个半导体设计工厂执行。因为晶圆上制造大尺寸晶片的制造会遭受低产量与高成本的影响，本发明因此提出要确定一种电路模块设计，使得一个目标芯片的芯片功能能被分割成多个电路设计，多个电路设计包含每个具有同样第一电路模块设计的第一电路设计以及至少一个具有同样第二电路模块设计的第二电路设计。
[0080]请一并参考图2与图14。图14显示将目标芯片的芯片功能分割为两个相同的电路设计与一个不同的电路设计。如图14所示，图2的目标芯片200的芯片功能被分割为三个电路设计1402，1404_1及1404_2，其中每个电路设计1404_1与1404_2具有第一电路模块设计，而电路设计1402具有第二电路模块设计，其与第一电路模块设计不同。在此实施例中，第一电路模块设计用于两个具有相同功能F2的两个功能模块。且因分割余量(partit1noverhead)更设计具有额外的输入/输出(I/O)功能1403，在晶圆级封装内重建具有期望芯片功能的芯片需要该余量，第二电路模块设计用来具有功能Fl的功能块，且因分割余量(partit1n overhead)更设计具有额外的输入/输出(I/O)功能1405，在晶圆级封装内重建具有期望芯片功能的芯片需要该余量。需要注意的是，如果电路设计1404_2旋转180度，电路设计1404_2完全匹配电路设计1404_1，因为电路设计1404_1与1404_2具有相同的第一电路模块设计。
[0081]根据通过分割目标芯片的芯片功能来配置的电路模块设计，相同的小尺寸晶片，每个具有第一电路模块设计可在一个晶圆上制造(步骤1302)，相同的小尺寸晶片，每个小尺寸晶片具有第二电路模块设计，可在另一晶圆上制造(步骤1304)。与每个具有芯片200的芯片功能的大尺寸晶片的晶片产量相比，每个具有第一电路模块设计的小尺寸晶片的晶片产量，以及每个具有第二电路模块设计的小尺寸晶片都比较高，因为减少了产量损失。
[0082]因为期望的芯片功能被分割为多个电路设计，多个晶片可合并来重建具有期望芯片功能的目标芯片。步骤1306，从晶圆上制造的第一候选晶片中选择多个第一好的晶片，其中选择的多个第一好的晶片的数量取决于需要重建期望芯片功能的第一电路模块设计的数量。步骤1308中，从晶圆上制造的多个第二候选晶片中选择至少一个好的晶片，选择的第二好的晶片的数量取决于需要重建期望芯片功能的第二电路模块设计的数量。步骤1310中，选择的多个第一好的晶片与选择的至少一个第二好的晶片被组装在一晶圆级封装内，以产生具有期望芯片功能的目标芯片。举例来说，晶圆级封装可为一集成扇出(integratedfan-out，InFO)封装或是基板上晶圆上芯片(chip on wafer on substrate，CoWoS)封装。关于在晶圆级封装内组装异质晶片，下文提供几个组装设计的实施例。
[0083]图15显示本发明的实施例的异质晶片的第一组装设计的示意图。在本实施例中，晶圆级封装具有三个并排的晶片1502，1504_1与1504_2，其中晶片1504_1与晶片1504_2相同，而晶片1502与晶片1504_1及晶片1504_2不同。举例来说，晶片1504_1可根据图14所示的第二电路模块设计制造，晶片1504_1与晶片1504_2中每个可根据图14所示的第一电路模块设计制造。有连接路径(例如直接连接路径)，用来连接晶片1502的第一侧SI的I/O垫与晶片1504_1的第一侧SI的I/0垫。另外，有连接路径(例如直接连接路径)，用来连接晶片1502的第二侧S2的I/O垫与晶片1504_2的第一侧SI的I/O垫。在此实施例中，晶片1504_1的第一侧SI与晶片1504_2的第一侧SI是相同晶片的同侧。而且，晶片1502的第一侧SI的I/O垫设计是与晶片1502的第二侧SI的I/O垫设计旋转对称。
[0084]图15中的组装实施例只有两个相同晶片连接到一个不同晶片。可是，这只是展示本发明，并非本发明的限制。举例来说，通过异质晶片的不同组合可提供不同的产品(例如具有不同线速的网络交换产品)。而且，在晶圆级封装内组装超过两个相同晶片与至少一个不同晶片是可行的。
[0085]图16显示本发明的实施例的异质晶片第二组装设计示意图。在本实施例中，晶圆级封装具有五个并排的晶片1602，1604_1，1604_2，1604_3，1604_4。其中晶片1604_1-1604_4相同，而晶片1602与晶片1604_1 -1604_4不同。举例来说，晶片1604_1可根据图14所示的第二电路模块设计制造，晶片1604_1-1604_4中每个可根据图14所示的第一电路模块设计制造。因为使用更多相同晶片，组装晶片1604j-1604_4产生的目标芯片能支持更多处理能力。换句话说，可以通过组装不同数量的异质晶片(包含多个相同晶片与至少一不同晶片)来提供不同产品(例如不同线速的网络交换产品)。
[0086]如上所述，目标芯片的芯片功能可被分割为多个电路设计。举例来说，每个电路设计可以是相同的电路模块设计。另外举例来说，电路设计可以包含多个具有第一电路模块设计的第一电路设计以及包含第二电路模块设计的至少一第二电路设计。有可能目标芯片内的一些逻辑并不是平均地分割到多个相同晶片内。在组装多个相同晶片产生目标芯片之后，组装的相同晶片之一可具有一逻辑电路，该逻辑电路能被使能来实现目标芯片的芯片功能，而剩余的组装的相同晶片可具有逻辑电路的复制备份，以作为冗余电路。
[0087]图17显示根据本发明实施例的使用单个晶片来实现网络交换的示意图。图18显示根据本发明实施例的使用两个相同晶片实现网络交换的示意图。如图17所示，网络交换包含并非平均分配的逻辑电路1702,1704，1706及1708。如图18所示，相同的晶片的电路模块设计包含逻辑电路1702-1708。当两个相同的晶片Die_0与Die_l组装在晶圆级封装内，它们每个都具有相同的电路模块设计，一个晶片内逻辑电路1702-1708的复制是冗余部分，其在网络交换的正常操作下不会被使能。也就是说，如果目标芯片的芯片功能不是被平均分割进两个相同晶片内，在多个相同晶片组装进同个晶圆级封装来产生目标芯片后，一个或多个相同晶片内至少一功能块会被作为冗余块。可是，如果目标芯片的芯片功能被平均分割进两个相同晶片，在两个相同晶片被组装进同个晶圆级封装以产生目标芯片后，每个相同晶片内的功能块都不会被作为冗余块。
[0088]另外，图17及图 18中所示的 “plane O”-“plane 3”，“TM”，“PCIe”，“PCI”，“CTRLPlane”，“SerDes”等都表示各种不同的电路设计模块，本领域内技术人员对这些不同的电路设计模块应该非常了解，此处不再赘述。
[0089]当使用多个晶片在晶圆级封装内组装实现网络交换芯片时，大量的晶片间信号会成为一个问题。图19显示本发明实施例的网络交换的示意图。网络交换1900包含封包交换电路1902，用来从N个以太网入口之一接收封包，并发送该接收的封包给N个以太网出口之一。结果是，封包交换电路1902需要复杂的交换构造。如果封包交换电路1902的封包交换功能被分割为多个晶片，那么晶圆级封装内任意两个晶片间都需要大量的连接路径。
[0090]为了简化封包交换电路的交换构造，网络交换采用时分多用(time-divis1nmultiplexing，TDM)技术来在通用信号路径上(common signal path)发送与接收独立信号。图20显示本发明实施例的另一网络交换的示意图。为了清楚及简单的目的，假设N个以太网入口分成两组，而且N个以太网出口也分成两组。网络交换2000包含两个封包交换电路2002_1与2002_2，两个入口封包多路器(图中以“MUX”表示)2004_1与2004_2，以及两个出口封包多路器2006_1与2006_2。入口封包多路器2004_1用于从以太网入口 O到以太网入口 K中的一个接收封包，并把接收的封包发送给封包交换电路2002j与2002_2中的一个。举例来说，如果封包发送决定(packet forwarding decis1n)表示接收的封包需要被发送到以太网出口 O到以太网出口 K中的一个，入口封包多路器2004_1输出接收的封包给封包交换电路2002_1。接着，封包交换电路2002_1通过出口封包多路器2006j发送接收封包给以太网出口 O到以太网出口 K中的一个。另外举例来说，如果封包发送决定表示接收的封包要被发送到以太网出口(K+1)到以太网出口(N-1)中的一个，入口封包多路器2004_1输出接收的封包给封包交换电路2002_2。接着，封包交换电路2002_2通过出口封包多路器2006_2发送接收的封包给以太网出口(K+1)到以太网出口(N-1)中的一个。因为入口封包多路器2004_2的操作与入口封包多路器2004_1的操作类似，此处不再赘述。
[0091 ] 入口封包多路器2004_1，2004_2与出口封包多路器2006_1，2006_2用来支持TDM特征，该特征能在一个通用信号路径上发送与接收独立信号。如图20所示，入口封包多路器2004_1从以太网入口 O到以太网入口 K中的一个接收入口封包，并通过单个信号路径与封包交换电路2002_1与2002_2中的任一个通讯；入口封包多路器2004_2从以太网入口(K+1)到以太网入口(N-1)接受入口封包，并通过单个信号路径与封包交换电路2002_1与2002_2中任意一个通讯。而且，出口封包多路器2006_1发送出口封包给以太网出口O到以太网出口K，并通过单个信号路径与封包交换电路2002_1通讯；出口封包多路器2006_2发送出口封包给以太网入口(K+1)到以太网入口(N-1)，并通过单个信号路径与封包交换电路2002_2通讯。
[0092]网络交换2000的芯片功能可如图20的虚线所示被分割为两个晶片。第一晶片Die_O与第二晶片Die_l可以并排方式放置，其中第一晶片Die_0的第一侧SI相邻于第二晶片Die_l的第一侧SI。因为TDM技术实施在第一晶片Die_0与第二晶片Die_l每个之中，晶片间的信号可以大幅减少。在此实施例中，第一晶片Die_0的第一侧SI的1/0具有一个输出垫2008_1，用来发送入口封包多路器2004_1的输出，还具有个输入垫2009_1，用来接受入口封包多路器2004_2的输出，并发送入口封包多路器2004_2的输出给封包交换电路2002j。另夕卜，第二晶片Die_l的第一侧SI的I/O具有一个输出垫2008_2，用来发送入口封包多路器2004_2的输出，还具有个输入垫2009_2，用来接受入口封包多路器2004_1的输出，并发送入口封包多路器2004j的输出给封包交换电路2002_2。如图20所示，在晶片Die_0与Diej之间需要两个连接路径2010_1与2010_2来进行封包交换。
[0093]在图20所示的实施例中，网络交换2000的芯片功能被分割进两个晶片。可是，这只是展示本发明，并非本发明的限制。在另一个设计中，将网络交换2000的芯片功能分割成多于两个晶片是可行的。举例来说，N个以太入口可被分割为M组，Nf以太出口可被分割为M组，其中M是个大于2的整数。另外，使用到M个入口封包多路器，M个封包交换电路，以及M个出口封包多路器。而且，网络交换2000的芯片功能可被分割为M个晶片，每个都具有一个入口封包多路器，一个封包交换电路以及一个出口封包多路器。需要注意的是，因为M个入口封包多路器在M个交换电路前，能够实现减少晶片间信号的数量。
[0094]图21显示根据本发明实施例的又一网络交换的示意图。为了清楚及简单的目的，假设N个以太网入口分成两组，而且N个以太网出口也分成两组。网络交换2100包含两个封包交换电路2102_1与2102_2，两个入口封包多路器(图中以“MUX”表示)2104_1与2104_2，以及两个出口封包多路器2106_1与2106_2。入口封包多路器2104j用于从以太网入口O到以太网入口 K中的一个接收封包，并把接收的封包发送给封包交换电路2102 j与2102_2中的一个。如果封包发送决定表示接收的封包需要被发送到以太网出口 O到以太网K中的一个，封包交换电路2102_1发送接收封包给出口封包多路器2106_1，且接收的封包通过出口封包多路器2106_1发送个目标以太网出口。如果封包发送决定表示接收的封包要被发送到以太网出口(K+1)到以太网出口(N-1)中的一个，封包交换电路2102_1输出接收封包给出口封包多路器2106_2，接收的封包通过出口封包多路器2106_2发送给目标以太网出口。因为封包交换电路2102_2的操作与封包交换电路2102_1类似，此处不再赘述。
[0095]入口封包多路器2104_1，2104_2与出口封包多路器2106_1，2106_2用来支持TDM特征，该特征能在一个通用信号路径上发送与接收独立信号。如图21所示，入口封包多路器2104_1从以太网入口 O到以太网入口 K中的一个接收入口封包，并通过单个信号路径与封包交换电路2102_1通讯;入口封包多路器2104_1从以太网入口(K+1)到以太网入口(N-1)接受入口封包，并通过单个信号路径与封包交换电路2102_2通讯。而且，出口封包多路器2106_1发送入口封包给以太网出口 O到以太网出口 K，并通过单个信号路径与封包交换电路2002_1与2102_2中的任意一个通讯；出口封包多路器2106_2发送出口封包给以太网入口(K+1)到以太网入口(N-1)，并通过单个信号路径与封包交换电路2102_1及2102_2中任意一个通讯。
[0096]网络交换2100的芯片功能可如图20的虚线所示被分割为两个晶片。第一晶片Die_O与第二晶片Die_l可以并排方式放置，其中第一晶片Die_0的第一侧SI相邻于第二晶片Die_l的第一侧SI。因为TDM技术实施在第一晶片Die_0与第二晶片Die_l每个之中，晶片间的信号可以大幅减少。在此实施例中，第一晶片Die_0的第一侧SI的I/O具有一个输出垫2108_1，用来发送封包交换电路2102_1的输出，还具有个输入垫2109_1，用来接受封包交换电路2102_2的输出，并发送封包交换电路2102_2的输出给出口封包多路器2106_1。另外，第二晶片Die_l的第一侧SI的I/O具有一个输出垫2108_2，用来发送封包交换电路2102_2的输出，还具有个输入垫2109_2，用来接收封包交换电路2102 j的输出，并发送封包交换电路2102_1的输出给出口封包多路器2106_2。如图21所示，两个晶片Di e_0与D i e j之间封包交换需要两个连接路径2110_1与2110_2。
[0097]在图21所示的实施例中，网络交换2100的芯片功能被分割进两个晶片。可是，这只是展示本发明，并非本发明的限制。在另一个设计中，将网络交换2100的芯片功能分割成多于两个晶片是可行的。举例来说，N个以太入口可被分割为M组，Nf以太出口可被分割为M组，其中M是个大于2的整数。另外，使用到M个入口封包多路器，M个封包交换电路，以及M个出口封包多路器。而且，网络交换2100的芯片功能可被分割为M个晶片，每个都具有一个入口封包多路器，一个封包交换电路以及一个出口封包多路器。需要注意的是，因为M个出口封包多路器在M个交换电路后，能够实现减少晶片间信号的数量。
[0098]本领域的技术人员将注意到，在获得本发明的指导之后，可对所述装置和方法进行大量的修改和变换。相应地，上述公开内容应该理解为，仅通过所附加的权利要求的界限来限定。
【主权项】
1.一种晶圆级封装，包含: 多个晶片，包含至少一第一晶片与一第二晶片，其中所述多个晶片并列放置， 所述第一晶片的第一侧相邻于所述第二晶片的第一侧；以及 多个连接路径，将所述第一晶片的第一侧的输入/输出垫连接到所述第二晶片的第一侧的输入/输出垫，其中所述第一晶片的第一侧的相邻输入/输出垫通过仅在单个层上的连接路径连接到所述第二晶片的第一侧的相邻输入输出垫。2.如权利要求1所述的晶圆级封装，其特征在于，所述第一晶片与所述第二晶片相同。3.如权利要2所述的晶圆级封装，其特征在于，所述第一晶片的第一侧的输入/输出垫与所述第二晶片的第一侧的输入/输出垫是双向的。4.如权利要求3所述的晶圆级封装，其特征在于，所述第一晶片的第一侧与所述第二晶片的第一侧是相同晶片的同侧。5.如权利要求3所述的晶圆级封装，其特征在于，所述第一晶片的第一侧与所述第二晶片的第一侧是相同晶片的不同侧。6.如权利要求2所述的晶圆级封装，其特征在于，所述第一晶片的第一侧的输入/输出垫是旋转对称的，以及所述第二晶片的第一侧的输入/输出垫是旋转对称的。7.如权利要6所述的晶圆级封装，其特征在于，所述第一晶片的第一侧与所述第二晶片的第一侧是相同晶片的同侧。8.如权利要6所述的晶圆级封装，其特征在于，所述第一晶片的第一侧与所述第二晶片的第一侧是相同晶片的不同侧;且所述第一晶片的第一侧的输入输出垫与所述第二晶片的第一侧的输入输出垫是旋转对称的。9.如权利要求2所述的晶圆级封装，其特征在于，所述第一晶片更包含在所述第一晶片的第一侧对面的第二侧的输入输出垫，所述第一晶片的第一侧的输入/输出垫与所述第一晶片的第二侧的输入/输出垫组成多个侧对侧发送/接收对，所述第二晶片更包含在所述第二晶片的第一侧对面的第二侧的输入输出垫，所述第二晶片的第一侧的输入/输出垫与所述第二晶片的第二侧的输入/输出垫组成多个侧对侧发送/接收对。10.如权利要求9所述的晶圆级封装，其特征在于，所述第一晶片的第一侧与所述第二晶片的第一侧是相同晶片的不同侧，且所述第一晶片的第二侧与所述第二晶片的第二侧是相同晶片的不同侧。11.如权利要求1所述的晶圆级封装，其特征在于，所述第一晶片的第一侧的输入/输出垫以至少包含内排与外排来多排布置，所述第二晶片的第一侧的输入/输出垫以至少包含内排与外排来多排布置，所述多个连接路径包含: 多个第一连接路径，连接所述第一晶片第一侧的所述内排的输入/输出垫至所述第二晶片的第一侧的所述外排的输入/输出垫；以及 多个第二连接路径，连接所述第一晶片第一侧的所述外排的输入/输出垫至所述第二晶片的第一侧的所述内排的输入/输出垫。12.如权利要求1所述的晶圆级封装，其特征在于，所述多个晶片在所述晶圆级封装内组装，以执行网络交换功能。13.如权利要求1所述的晶圆级封装，其特征在于，所述晶圆级封装是集成扇出封装或基板上晶圆上芯片封装。14.一种晶圆级封装，包含: 多个晶片，包含至少一第一晶片，一第二晶片，及一第三晶片，其中所述多个晶片以并排方式放置，所述第一晶片与所述第二晶片相同，所述第三晶片不同于所述第一晶片与所述第二晶片；以及 多个连接路径，将所述第一晶片的第一侧的输入/输出垫连接到所述第三晶片的第一侧的输入/输出垫，并将所述第二晶片的第一侧的输入/输出垫连接到所述第三晶片的第二侧的输入/输出垫，其中所述第一晶片的第一侧与所述第二晶片的第一侧是相同晶片的同侧。15.如权利要求14所述的晶圆级封装，其特征在于，所述第三晶片的第一侧与所述第三晶片的第二侧是所述第三晶片的对侧。16.如权利要求14所述的晶圆级封装，其特征在于，所述第三晶片的第一侧与第三晶片的第二侧是所述第三晶片的相邻侧。17.如权利要求14所述的晶圆级封装，其特征在于，所述多个晶片在所述晶圆级封装内组装，以执行网络交换功能。18.如权利要求14所述的晶圆级封装，其特征在于，所述晶圆级封装是集成扇出封装或基板上晶圆上芯片封装。19.一种产量改善方法，包含: 提供多个第一候选晶片，每个所述第一候选晶片包含相同的第一电路模块设计，其中目标芯片的芯片功能被分割为至少一第一电路设计，每个所述第一电路设计包含相同的所述第一电路模块设计； 从所述多个第一候选晶片中选择多个第一好的晶片；以及 通过在晶圆级封装内组装至少所述多个选择的第一好的晶片，以产生所述目标芯片。20.如权利要求19所述的产量改善方法，其特征在于，更包含: 提供多个第二候选晶片，所述多个第二候选晶片的每个包含相同的第二电路模块设计，其中所述第二电路模块设计与所述第一电路模块设计不同，所述目标芯片的所述芯片功能被分割为所述多个第一电路设计与至少一第二电路设计，每个所述第二电路设计包含所述相同的第二电路模块设计；以及 从所述多个第二候选晶片中选择至少一第二好的晶片； 其中产生所述目标芯片的步骤包含: 在所述晶圆级封装内组装所述多个选择的第一好的晶片与所述至少一选择的第二好的晶片，以产生所述目标芯片。21.如权利要求19所述的产量改善方法，其特征在于，所述目标芯片是网络交换芯片。22.如权利要求19所述的产量改善方法，其特征在于，所述晶圆级封装是集成扇出封装或基板上晶圆上芯片封装。23.如权利要求19所述的产量改善方法，其特征在于，所述多个选择的第一好的晶片包含第一晶片与第二晶片； 第一晶片包含第一入口封包多路器与第一封包交换电路； 第二晶片包含第二入口封包多路器与第二封包交换电路； 所述第一晶片的第一侧的所述多个输入/输出垫包含输出垫与输入垫，所述输出垫用于发送所述第一入口封包多路器的输出，所述输入垫用于接收所述第二多路器的输出并发送接收的所述第二多路器的输出给所述第一封包交换电路；以及 所述第二晶片的第一侧的所述多个输入/输出垫包含输出垫与输入垫，所述输出垫用于发送所述第二多路器的输出，所述输入垫用于接收所述第一多路器的输出并发送接收的所述第一多路器的输出给所述第二封包交换电路。24.如权利要求19所述的产量改善方法，其特征在于，所述多个选择的第一好的晶片包含第一晶片与第二晶片； 所述第一晶片包含第一封包交换电路与第一出口封包多路器； 所述第二晶片包含第二封包交换电路与第二出口封包多路器； 所述第一晶片的第一侧的所述多个输入/输出垫包含输出垫与输入垫，所述输出垫用于发送所述第一封包交换电路的输出，所述输入垫用于接收所述第二封包交换电路的输出并发送接收的所述第二封包交换电路的输出给所述第一出口封包多路器;以及 所述第二晶片的第一侧的所述多个输入/输出垫包含输出垫与输入垫，所述输出垫用于发送所述第二封包交换电路的输出，所述输入垫用于接收所述第一封包交换电路的输出并发送接收的所述第一封包交换电路的输出给所述第二出口封包多路器。
【文档编号】H01L25/04GK105895598SQ201610087246
【公开日】2016年8月24日
【申请日】2016年2月16日
【发明人】陈宜弘, 刘元卿
【申请人】联发科技股份有限公司