一种余度容错计算机系统同步系统及方法
【技术领域】
[0001] 本发明属于嵌入式容错计算机系统设计技术领域，尤其是一种余度容错计算机系 统同步系统及方法。
【背景技术】
[0002] 为了提高计算机系统的可靠性，越来越多的嵌入式处理系统采用了余度容错计算 机系统技术。根据系统实时处理和控制的需求，余度容错计算机系统需要降低双机之间任 务运行的异步度，提高双机之间的一致性，同时降低操作系统对系统实时性的影响。因此需 要设计一种同步方法，在双机间建立专用通道同步总线，实现双机运行任务的同步。
【发明内容】
[0003] 为了解决【背景技术】中所存在的技术问题，本发明针对嵌入式容错计算机系统实时 处理和控制的需求，设计了一种双机间同步方法，实现双机运行任务的同步，确保系统双机 之间运行一致性，提高系统任务可靠性。
[0004] 本发明的技术解决方案：一种余度容错计算机系统同步系统，其特征在于：所述 同步系统包括同步输出电路、同步输入电路、同步电路锁存器、同步输入与回绕测试寄存 器；
[0005] 所述同步输出电路包括同步输出锁存器、MAX3490芯片、同步输入与回绕测试寄存 器；同步输出锁存器发出的TTL信号经MAX3490芯片转换成RS422标准的差分信号送给另 一通道同时将输出的差分信号进行回绕通过MAX3490转换成TTL信号送给同步输入与回绕 测试寄存器；
[0006] 所述同步输入电路包括MAX3490芯片、回绕测试寄存器；同步输入RS422差分信号 通过MAX3490芯片转换成TTL信号送给同步输入与同步输入与回绕测试寄存器；
[0007] 同步差分接收信号使用2KQ和120Q的电阻进行端接。
[0008] 同步电路锁存器和同步输入与回绕测试寄存器，使用FPGA实现。
[0009] 同步电路锁存器地址为7C0F1004, 32位访问，只写；同步输入与回绕测试寄存器 SDIT的地址为7C0F100C，32位方式访问，只读。
[0010] 余度容错计算机系统同步方法，其特征在于：所述方法包括以下步骤：
[0011] 1)应用程序应确立整个应用任务的同步点；
[0012] 2)当主通道运行到同步点时，进行步骤3);当从通道运行到同步点时，进行步骤 4)；
[0013] 3)当主通道运行到同步点时，通过同步通道向从通道发送同步命令，接收到从通 道的同步应答后，继续执行任务；
[0014] 4)当从通道运行到同步点时，应等待接收主通道发送的同步命令，并发送同步应 答信号，继续执行任务。
[0015] 若主机在规定的时间内未接收到从通道的应答信号，采取重试策略，若重试3次 仍不能接收到从通道的应答信号，则放弃同步，进行任务重构。
[0016] 若从通道在规定时间内未接收到主机发送的同步命令，则放弃同步；若此时主机 报告故障，则从通道接管控制，进行单机资源的任务重构，执行单机任务；若主机未报告故 障，则仅进行单机资源任务重构，执行单机任务。
[0017] 本发明的优点是：
[0018] 1)同步电路采用FPGA和MAX3491芯片实现简单可靠；
[0019] 2)具有自检测回路；
[0020] 3)系统软件定时访问同步电路锁存器和同步输入与回绕测试寄存器实现任务同 步；
[0021] 4)主从机同步算法能够快速实现双机握手同步。
【附图说明】
[0022] 图1是同步输出电路示意图；
[0023] 图2是同步输入电路示意图；
[0024] 图3是同步差分接收信号端接图。
[0025] 图4是主通道同步算法图。
[0026] 图5是从通道同步算法图。
【具体实施方式】
[0027] 本发明的余度容错计算机系统同步系统及方法包含同步电路与同步算法。同步电 路由同步电路锁存器、同步输入与回绕测试寄存器、同步输出电路、同步输入电路组成。同 步电路锁存器和同步输入与回绕测试寄存器使用FPGA实现，而同步输出电路、同步输入电 路使用MAX3490芯片实现。同步算法分主从通道同步过程，当主通道运行到同步点时，通过 同步通道向从通道发送同步命令，接收到从通道的同步应答后，继续执行任务。当从通道运 行到同步点时，应等待接收主通道发送的同步命令，并发送同步应答信号，继续执行任务。
[0028] 下面对本设计做进一步详细说明。
[0029] 一.同步电路
[0030] 同步接口电路使用了 2片MAX3490实现差分信号收发。MAX3490是具有低功耗、低 摆率和全双工传输特性的RS422收发器，实现3. 3V TTL电平与差分RS422串行通信电平的 转换。MAX3490采用差分方式收发数据、抗干扰能力强、传输距离较远。
[0031] 同步输出电路如图1所示，同步输出锁存器发出的TTL信号经MAX3490芯片转换 成RS422标准的差分信号送给另一通道。同时将输出的差分信号进行回绕通过MAX3490转 换成TTL信号送给同步输入与回绕测试寄存器。
[0032] 同步输入电路如图2所示。同步输入RS422差分信号通过MAX3490芯片转换成TTL 信号送给同步输入与回绕测试寄存器。为使电路运行可靠，同步差分接收信号使用2KQ和 120Q的电阻进行端接，端接示意图如图3所示。
[0033] 二.同步电路寄存器
[0034] 同步电路寄存器包括同步电路锁存器和同步输入与回绕测试寄存器，使用FPGA 实现。同步电路锁存器地址为7C0F1004,32位访问，只写。锁存器定义如表1所示。同步 输入与回绕测试寄存器SDIT的地址为7C0F100C，32位方式访问，只读。同步输入与回绕测 试寄存器定义如表2所示。
[0035] 表1同步电路锁存器
【主权项】
1. 一种余度容错计算机系统同步系统，其特征在于：所述同步系统包括同步输出电 路、同步输入电路、同步电路锁存器、同步输入与回绕测试寄存器； 所述同步输出电路包括同步输出锁存器、MAX3490巧片、同步输入与回绕测试寄存器； 同步输出锁存器发出的TTL信号经MAX3490巧片转换成RS422标准的差分信号送给另一通 道同时将输出的差分信号进行回绕通过MAX3490转换成ITL信号送给同步输入与回绕测试 寄存器； 所述同步输入电路包括MAX3490巧片、回绕测试寄存器；同步输入RS422差分信号通过 MAX3490巧片转换成ITL信号送给同步输入与同步输入与回绕测试寄存器； 同步差分接收信号使用2KQ和120Q的电阻进行端接。
2. 根据权利要求1所述的余度容错计算机系统同步系统，其特征在于；同步电路锁存 器和同步输入与回绕测试寄存器，使用FPGA实现。
3. 根据权利要求2所述的余度容错计算机系统同步系统，其特征在于：同步电路 锁存器地址为7C0F1004,32位访问，只写；同步输入与回绕测试寄存器SD口的地址为 7C0F100C，32位方式访问，只读。
4. 余度容错计算机系统同步方法，其特征在于；所述方法包括W下步骤： 1) 应用程序应确立整个应用任务的同步点； 2) 当主通道运行到同步点时，进行步骤3);当从通道运行到同步点时，进行步骤4); 3) 当主通道运行到同步点时，通过同步通道向从通道发送同步命令，接收到从通道的 同步应答后，继续执行任务； 4) 当从通道运行到同步点时，应等待接收主通道发送的同步命令，并发送同步应答信 号，继续执行任务。
5. 根据权利要求4所述的余度容错计算机系统同步方法，其特征在于；若主机在规定 的时间内未接收到从通道的应答信号，采取重试策略，若重试3次仍不能接收到从通道的 应答信号，则放弃同步，进行任务重构。
6. 根据权利要求4所述的余度容错计算机系统同步方法，其特征在于；若从通道在规 定时间内未接收到主机发送的同步命令，则放弃同步；若此时主机报告故障，则从通道接管 控制，进行单机资源的任务重构，执行单机任务；若主机未报告故障，则仅进行单机资源任 务重构，执行单机任务。
【专利摘要】一种余度容错计算机系统同步系统，包括同步输出电路、同步输入电路、同步电路锁存器、同步输入与回绕测试寄存器；同步输出电路包括同步输出锁存器、MAX3490芯片、同步输入与回绕测试寄存器；同步输出锁存器发出的TTL信号经MAX3490芯片转换成RS422标准的差分信号送给另一通道同时将输出的差分信号进行回绕通过MAX3490转换成TTL信号送给同步输入与回绕测试寄存器；本发明针对系统实时处理和控制的需求，余度容错计算机系统需要降低双机之间任务运行的异步度，提高双机之间的一致性，同时降低操作系统对系统实时性的影响。
【IPC分类】G06F11-16, G06F9-52
【公开号】CN104536851
【申请号】CN201410764841
【发明人】李成文, 解文涛, 王明, 韩嫚莉, 王纯委, 刘宇, 何小亚, 高杨
【申请人】中国航空工业集团公司第六三一研究所
【公开日】2015年4月22日
【申请日】2014年12月11日