存储装置、高速缓存控制器及数据写入方法
【专利说明】存储装置、高速缓存控制器及数据写入方法
[0001]本申请基于日本专利申请N0.2013-220317号(申请日:2013年10月23日提交的)并要求其优先权。该在先申请的全部内容通过弓I用并入此处。
技术领域
[0002]本发明涉及存储装置、高速缓存控制器及向非易失性存储介质写入数据的数据写入方法。
【背景技术】
[0003]近年来，开发了具备访问速度及存储容量不同的多种(例如两种)非易失性存储介质的存储装置。作为此类存储装置的代表，已知有混合驱动器(〃彳7'.； 'y K F 7 4 7')。混合驱动器通常具备第一非易失性存储介质和与第一非易失性存储介质相比访问速度较低且存储容量较大的第二非易失性存储介质。
[0004]第一非易失性存储介质使用例如NAND闪存那样的半导体内存。公知NAND闪存为每单位容量的单价高但能进行高速访问非易失性存储介质。第二非易失性存储介质使用例如磁盘那样的盘介质。公知盘介质为访问速度低但每单位容量的单价便宜的非易失性存储介质。因此，混合驱动器通常使用盘介质(更具体地，为包括盘介质的盘驱动器)来作为主要存储器，并使用NAND闪存(更具体地，为比盘介质访问速度高的NAND闪存)来作为高速缓存器。这样，能使混合驱动器整体的访问速度高速化。
[0005]在此类混合驱动器中，NAND闪存的区域(存储区域)比盘介质的区域更频繁地被访问。NAND闪存的区域(更具体地，为区域的存储性能)取决于对该区域的访问(更具体地，为数据的写入/读出)频率而劣化。因此，在将NAND闪存用作高速缓存器的混合驱动器中，该NAND闪存的区域容易劣化。
【发明内容】
[0006]现有技术将因劣化而发生读取错误的NAND闪存的区域作为不能使用的区域(所谓的损坏区域)来处置。因此，在损坏区域的数量增加时，NAND闪存(高速缓存器)的实际存储容量下降。于是，命中高速缓存率Y 〃 t 〃卜率)下降，混合驱动器整体的性能下降。
[0007]本发明要解决的问题是提供能极力防止非易失性存储介质的实际存储容量的下降的存储装置、高速缓存控制器及向非易失性存储介质写入数据的数据写入方法。
[0008]根据实施方式，一种存储装置，具备:非易失性的第一存储介质；非易失性的第二存储介质；高速缓存控制器；和主控制器。与所述第一存储介质相比，所述第二存储介质的访问速度低且所述第二存储介质的存储容量大。所述主控制器基于来自主机装置的访问请求来控制所述高速缓存控制器，且对所述第二存储介质进行访问。所述高速缓存控制器将应储存于所述第一存储介质的数据基于对所述第一存储介质访问的结果来在检测到存储性能劣化的至少两个区域多重写入。
[0009]根据实施方式，一种高速缓存控制器，适用于以下的存储装置，该存储装置具备:非易失性的第一存储介质；和非易失性的第二存储介质，其与所述第一存储介质相比访问速度低且存储容量大，该高速缓存控制器的特征在于，具备:处理器，将所述第一存储介质作为高速缓存器来控制；第一接口控制器，其控制主控制器和所述处理器之间的信号的发送及接收，该主控制器基于来自主机装置的访问请求来控制所述高速缓存控制器并基于所述访问请求来访问所述第二存储介质；和第二接口控制器，其在所述处理器的控制下对所述第一存储介质访问，所述处理器将应储存于所述第一存储介质的数据基于对所述第一存储介质访问的结果来在检测到存储性能劣化的至少两个区域多重写入。
[0010]根据实施方式，一种数据写入方法，适用于高速缓存控制器并向所述第一存储介质写入数据，该高速缓存控制器装备于存储装置，该存储装置具备:非易失性的第一存储介质；非易失性的第二存储介质，其与所述第一存储介质相比访问速度低且存储容量大；和主控制器，其基于来自主机装置的访问请求来对所述第二存储介质进行访问，该高速缓存控制器在基于所述访问请求而由所述主控制器所进行的控制下将所述第一存储介质作为高速缓存器进行控制，该数据写入方法的特征在于，将应储存于所述第一存储介质的数据基于对所述第一存储介质访问的结果来在检测到存储性能劣化的至少两个区域多重写入。
【附图说明】
[0011]图1是表示实施方式涉及的混合驱动器的典型构成的方框图。
[0012]图2是表示图1所示的NAND闪存的存储区域的典型格式的概念图。
[0013]图3是表示图1所示的内存控制器所具备的RAM的存储区域的典型格式的概念图。
[0014]图4是表示图2所示的高速缓存管理表的数据结构的例子的图。
[0015]图5是表示由图1所示的内存控制器执行的写入处理的典型步骤的流程图。
[0016]图6是表示由图1所示的内存控制器执行的读取处理的典型步骤的流程图。
【具体实施方式】
[0017]下面参照附图来说明实施方式。
[0018]图1是表示实施方式涉及的混合驱动器的典型构成的方框图。混合驱动器具备访问速度及存储容量不同的多种、例如两种非易失性存储介质(即、第一非易失性存储介质及第二非易失性存储介质)。在本实施方式中，使用NAND闪存(以下称为NAND内存)11来作为第一非易失性存储介质，且使用磁盘介质(以下称为盘)21来作为第二非易失性存储介质。盘21的访问速度及存储容量与NAND内存11的访问速度及存储容量相比访问速度较低且存储容量较大。
[0019]图1所示的混合驱动器的构成包括:固态驱动器那样的半导体驱动器单元10 ;和硬盘驱动器单元(以下称为HDD) 20。半导体驱动器单元10包括NAND内存11和内存控制器12。
[0020]内存控制器12根据来自主控制器27的访问请求(例如，写入请求及读取请求)来控制对NAND内存11的访问。在本实施方式中，NAND内存11由于从主机装置(以下称为主机)对混合驱动器的访问的高速化而用作储存最近访问的数据用的高速缓存器(高速缓存)。主机将图1所示的混合驱动器用作自身的存储装置。
[0021]内存控制器12包括:主机接口控制器(以下称为主机IF)121 ;内存接口控制器(以下称为内存(J ^ ') ) IF) 122 ;微处理器单元(MPU) 123 ;只读内存(只读存储器)(ROM) 12 ；和随机内存(随机存取存储器)(RAM) 125。主机IF (第一接口控制器)121与主控制器27连接。主机IF121接收从主控制器27 (更具体地，为主控制器27的后述MPU273)传输的信号，并向该主控制器27发送信号。具体地，主机IF121接收从主控制器27传输的命令(写入命令、读取命令等)并将该接收的命令送至MPU123。此外，主机IF121使对于从主控制器27传输的命令的来自MPU123的响应返回主控制器27。另外，主机IF121控制主控制器27和MPU123之间的数据传输。内存IF (第二接口控制器)122与NAND内存11连接，并在MPU123的控制下对NAND内存11访问。
[0022]MPU123基于从主控制器27传输的命令来根据第一控制程序执行用于对NAND内存11进行访问的处理(例如，写入处理或读取处理)。在本实施方式中，第一控制程序预先储存于R0M124中。再有，也可使用能改写的非易失性ROM、例如快闪R0M，来代替R0M124。RAM125的存储区域的一部分用作MPU123的工作区域。RAM125的存储区域的另一部分用于储存后述的访问计数表(” m勺 >夕7 — O) 125a。
[0023]0HDD20包括??盘21 ;头22 ;主轴电机(SPM) 23 ;致动器24 ;驱动器集成电路(IC)25 ;头IC26 ;主控制器27 ;快闪ROM (FROM) 28 ;和RAM29。盘21在例如其一个面具备磁记录数据的记录面。盘21通过SPM23而高速旋转。SPM23由从驱动器IC25供给的驱动电流(或驱动电压)驱动。
[0024]盘21 (更具体地，为盘21的记录面)具备例如同心圆状的多个轨道。再有，盘21当然也可具备螺旋状地配置的多个轨道。头(头浮动体)22与盘21的记录面对应地配置。头22安装于从致动器24的臂伸出的悬架的前端。致动器24具有成为该致动器24的驱动源的音圈电机(VCM) 240。VCM240由从驱动器IC25供给的驱动电流驱动。头22通过致动器24由VCM240驱动而在盘21上移动以在该盘21的半径方向上描绘圆弧。
[0025]在图1中的构成中，假设了具备单个盘21的HDD20。但是，盘21也可以是层叠配置多个盘21的HDD。此外，在图1的构成中，盘21在其一个面具备记录面。但是，盘21也可以在其两面具备记录面，且在该两记录面分别对应地配置头。
[0026]驱动器IC25根据主控制器27 (更具体地，主控制器27内的MPU273)的控制来驱动SPM23和VCM240。通过由驱动器IC25驱动VCM240，而使头22位于盘21的目标轨道。
[0027]头IC26也被称为前置放大器。头IC26固定于例如致动器24的预定部位，且经柔性印刷电路基板(FPC)与主控制器27电连接。但是，在图1中，根据作图的情况，头IC26配置于从致动器24离开的部位。
[0028]头IC26使由头22的读取元件读取的信号(即读取信号)增益。头IC26还将从主控制器27 (更具体地，为主控制器27内的R/W信道271)输出的写入数据转换为写入电流，并将该写入电流向头22的写入元件输出。
[0029]主控制器27通过例如将多个要素在单个芯片集成的大规模集成电路(LSI)来实现。主控制器27包括:读取/写入(R/W)信道271 ;硬盘控制器(HDC) 272 ;和MPU273。
[0030]R/W信道271处理与读取/写入相关的信号。S卩、R/W信道271将由头IC26增益的读取信号转换为数字数据，并从该数字数据译码读取数据。R/W信道271还将经MPU273从HDC272传输的写入数据符号化，并将给该已符号化的的写入数据向头IC26传输。
[0031]HDC272经主机接口(存储器接口)30与主机连接。