第二 OD边缘240定义了间隙244。在特定实施例中，间隙244对应于STI区，诸如分隔了 OD区208,212的STI区。
[0033]这多个pSi区216、220、224、228中的每个pSi区可以与各个pSi区的边缘与OD区208、212之一的边缘之间的对应长度相关联。例如，在图2中，第一 pSi区216与长度sa。相关联。长度sa。指示了 pSi区216与STI边缘210之间的距离。作为附加的示例，pSi区220、224可以与对应的长度8&1和sa2相关联，这些长度sa JP sa2分别指示了 pSi区220、224与OD边缘236、240之间的距离。在特定的实施例中，距离sa。大于阈值长度，诸如与用以制造包括PSi区216的晶体管的制造技术相关联的最小长度。因此，如本文中所使用的，如进一步参考图3所解释的，包括pSi区216的晶体管是“LOD受保护的”。此外，如以下所进一步解释的，间隙244可以在经修改的电路设计250中被桥接以延伸长度Sa1、sa2 (例如，以将长度sa1、sa2延伸成大于用以制造包括pSi区220、224的晶体管的制造技术所定义的最小长度)。如本文中所使用的，“边缘”通过添加材料(例如，虚设器件248)以连接由该边缘所定义的两个部分来被移除(例如，连接OD区208、212来移除边缘236、240)。
[0034]例如，在经修改的电路设计250中，虚设器件248被添加在OD区208、212之间。虚设器件248可以对应于虚设晶体管。例如，虚设器件248可以包括对应于虚设晶体管的栅极的PSi材料。由此，通过用pSi材料来桥接OD区208、212，可以形成虚设晶体管。此外，长度Sa1、sa2中的每一者都通过添加虚设器件28而被延长了，因为，例如，添加虚设器件248移除了间隙244并且因此从电路设计200中移除了 OD边缘236、240以生成经修改的电路设计250。如本文中所使用的，“边缘”可以通过添加材料(例如，虚设器件248)以连接由边缘所定义的两个部分来被“移除”(例如，连接OD区208、212来移除边缘236、240)。
[0035]通过添加虚设器件248，在经修改的电路设计250中，使用本将已邻近于OD边缘236,240的pSi区域220、224形成的晶体管不毗邻于(S卩，非毗邻于)边缘(例如，替之以邻近于虚设器件248)相应地，因为边缘器件可以显现出与非边缘器件不同的性能，所以添加虚设器件248可以相对于基于电路设计200制造的集成电路而言改善基于经修改的电路设计250制造的集成电路中的晶体管之间的均一性。
[0036]参照图3，脉冲式锁存器电路的特定解说性实施例被描绘并且被一般地指示为300。如图3中所描绘的，脉冲式锁存器电路300包括脉冲生成器电路304和锁存器电路308。
[0037]锁存器电路308包括多个LOD受保护晶体管。例如，锁存器电路308包括第一 LOD受保护晶体管316和第二 LOD受保护晶体管320。如本文中所使用的，“L0D受保护”可以指示具有大于阈值长度(诸如与用以制造该晶体管的制造技术相关联的(例如，由该制造技术定义的)最小长度)的长度sa(如参考图2所描述的)的晶体管。锁存器电路308进一步包括一个或多个虚设器件，诸如第一虚设器件312和第二虚设器件324。虚设器件312、324中的一个或多个可以对应于图1的虚设器件162、图2的虚设器件248、或者其组合。
[0038]脉冲生成器电路304可包括延迟路径328，该延迟路径328包括了一个或多个LOD受保护晶体管以及一个或多个虚设器件。在图3的特定示例中，延迟路径328包括第三虚设器件332、第三LOD受保护晶体管336、第四LOD受保护晶体管340、和第四虚设器件344。虚设器件332、344中的一个或多个可以对应于图1的虚设器件162、图2的虚设器件248、或者其组合。应当领会，在脉冲式锁存器电路300中所使用的晶体管和虚设器件的具体数目可以取决于特定应用并且可以不同于图3的特定示例中所描绘的。
[0039]在操作中，脉冲生成器电路304响应于时钟信号348以生成脉冲信号352。锁存器电路308响应于由脉冲生成器电路304生成的脉冲信号352，并且进一步响应于数据信号356。例如，锁存器电路308可以在由脉冲信号352所确定的时间对数据信号356进行采样。通过在根据脉冲信号352所确定的时间对数据信号356进行采样，锁存器电路308可以生成输出信号360 (例如，具有大约200微微秒(ps)脉冲宽度的脉冲)。
[0040]因为脉冲式锁存器电路300可以要求精确的定时参数，所以脉冲式锁存器电路300对于与用来制造脉冲式锁存器电路300的工艺相关联的工艺变动可能是敏感的。例如，因为边缘器件可以显现出相比于参考图2所解释的非边缘器件而言不同的性能，所以通过包括虚设器件312、324、332、344,脉冲式锁存器电路300的性能可以通过确保没有一个LOD受保护晶体管316、320、336、340与边缘(诸如，浅沟槽隔离区的边缘(例如，图2的STI区206的STI边缘210))毗邻来得以改善。进一步，通过确保每个LOD受保护晶体管316、320、336、340的长度sa大于由用来制造LOD受保护晶体管316、320、336、340的制造技术所定义的最小长度，LOD受保护晶体管316、320、336、340之间的工艺变动相比其中的晶体管是根据最小长度制造的器件而言，对脉冲式锁存器电路300的性能可具有降低的影响(例如，LOD受保护的晶体管可以更平均地得到“匹配”)。
[0041]参见图4A，一种方法的特定解说性实施例被描绘并且被一般地指示为400。方法400包括，在404,在电路设计中并且由处理器标识第一扩散上覆氧化物(0D)区与第二0D区之间的间隙。该电路设计可以对应于图1的电路设计108、图2的电路设计200、或其组合。处理器可对应于图1的处理器116。
[0042]在特定解说性实施例中，间隙是在与电路设计相关联的布局阶段期间被标识的。该间隙可以对应于图1的间隙144,图2的STI区206、图2的间隙244、或其组合。在特定解说性实施例中，标识间隙包括标识邻近于STI区的STI边缘的一个或多个器件。例如，因为图2的pSi区216、220、224分别邻近于边缘210、236、240，处理器可以确定间隙(例如，间隙144、STI区206、或间隙244)毗邻于分别包括pSi区216、220、224的第一、第二和第三器件(例如，第一、第二和第三晶体管)。在特定解说性实施例中，处理器通过确定长度sa (例如，长度sapSaJP sa2*的一个或多个)小于阈值(例如，等于与制造工艺相关联的最小长度)来标识间隙。替换地或附加地，处理器可以通过标识各自邻近于对应边缘的两个器件(诸如通过标识如参考图2中所描述的包括分别毗邻于0D边缘236、240的pSi区220、224的器件(例如，晶体管))来标识间隙。
[0043]响应于标识该间隙，方法400进一步包括，在408,由处理器通过向电路设计增加虚设器件以桥接该间隙来生成经修改的电路设计。经修改的电路可以对应于图1的经修改的电路设计154、图2的经修改的电路设计250、或其组合。在特定实施例中，处理器通过增大长度sa来满足该阈值、通过向电路设计添加虚设器件来移除STI边缘、或通过其组合来桥接该间隙。例如，处理器可以如参考图2所描述的那样延伸长度sa。。替换地或附加地，处理器可以添加虚设器件248以移除图2的边缘236、240(例如，以延伸长度saJP sa 2)。虚设器件可以对应于虚设晶体管，诸如配置为解耦电容器的虚设晶体管。例如，虚设晶体管可以被门控为开启(例如，源-漏短接)并且耦合到电源端子或接地端子，这使得该虚设晶体管通过将信号的特定频率分流或“解耦”到接地来起到“解耦电容器”的功能。
[0044]方法400可以进一步包括根据经修改的电路设计(未在图4A中示出)制造集成电路。例如，集成电路可包括图3的脉冲式锁存器电路300。集成电路的制造参照图6进一步描述。
[0045]通过根据图4A的方法400生成经修改的电路设计，集成电路的功耗和性能可得以改进。例如，长度sa被延伸到的阈值可以基于具体应用(例如，基于电路参数，诸如对于与用于特定应用的制造工艺相关联的工艺变动的敏感性)来被选择。进一步，方法400可以通过分析电路参数以“自动地”标识诸0D区之间的间隙以及通过自动地桥接此类间隙来生成经修改的电路设计的方式来使得能够实现对电路设计数据的自动化处理。
[0046]参见图4B，描绘操作图3的脉冲式锁存器电路的方法的特定解说性实施例的流程图被描绘并且被一般地指示为450。在454,时钟信号348在脉冲式锁存器电路300的脉冲生成器电路304处被接收。脉冲式锁存器电路300包括多个晶体管(例如，L0D受保护晶体管316、320、336、340)，其中该多个晶体管中的每一者均是L0D受保护的。在458，脉冲信号352在脉冲生成器电路304处基于时钟信号348被生成。
[0047]在462,数据信号356在脉冲式锁存器电路300的锁存器电路308处被接收。在466,输出信号360在脉冲式锁存器电路300处被生成。例如，输出信号360可以通过基于脉冲信号352对数据信号356进行采样而生成。输出信号360可以对应于具有大约200微微秒(ps)的脉冲宽度的脉冲。
[0048]因为输出信号360是使用L0D受保护的该多个晶体管来生成的，所以输出信号360的脉冲宽度能够被准确地确定并且不易受到与用来制造脉冲式锁存器电路300的工艺相关联的工艺变动的影响。相应地，通过控制脉冲宽度来更精确地对应于与脉冲式锁存器电路