生成方法和系统、校准方法及工艺控制和成品率管理方法
【技术领域】
[0001]本发明涉及生成集成电路(IC，integrated circuit)的电路设计的方法和系统，尤其涉及使用电子设计自动化(EDA，electronic design automat1n)工具生成集成电路(1C)的电路设计的方法和系统。此外，提供了用于校准检测仪的方法和用于工艺控制和成品率管理的方法，这些方法基于所述用于生成电路设计的方法。
[0002]本发明解决了在检测期间有效收集例如用于成品率管理和工艺窗口定性(qualificat1n)的质量数据的问题。本发明不仅通过凭机会地找到部件(item)而且通过在电路设计的流片(tape-out)阶段或在电路设计的流片阶段之前创建部件并使用该部件例如用于校准、工艺控制和成品率分析来解决了在越来越多的数据中找到相关检测部件的难题。
【背景技术】
[0003]掩I旲检测、晶片检测和相关监视和检验工艺是半导体制造的基本步骤。该制造工艺越来越复杂并且要求高精度，从而随着进步的技术节点而使结构的尺寸缩小。同时，芯片复杂度，即，例如需要监视的结构数目，增加。检测和成品率分析工艺需要跟上这些要求。因为检测策略和检测设置必须适应于设计以能够获取相关信息，所以检测愈加得益于设计信息。
[0004]划片线(scribeline)结构已被用于此目的，但是划片线具有一些缺点。例如划片线挤满了其他测试结构。此外，划片线可能不是电路设计的一部分，并且在中间掩模(reticle)中或在中间掩模的边缘、位于芯片之间。划片线因此严重限制了布局可能性并且可能不能完全表现实际设计场景。
【发明内容】
[0005]—个目的是为掩膜检测、晶片检测和相关监视和检验工艺提供改进的构思。
[0006]通过独立的权利要求的主题来实现此目的。新发展、实施例和实现方式是从属权利要求的主题。
[0007]根据改进的构思，提供了一种用于生成集成电路的电路设计的方法，其中该电路设计包括至少一个功能区和至少一个非功能区。该方法包括以下步骤:向EDA工具提供对至少一个测试单元的描述并且将至少一个测试单元嵌入该电路设计中。
[0008]其中，对至少一个测试单元的所述描述包括对至少一个测试结构的描述，并且该至少一个测试结构被设计成对制造工艺中的变化敏感。此外，将至少一个测试单元嵌入至少一个非功能区中的一个非功能区中，并且嵌入由EDA工具自动执行。
[0009]要强调的是，与可能特别无意地也对制造工艺呈现出一定敏感性的在所述电路描述内的常规结构相比，至少一个测试结构被有意地设计成对制造工艺的变化敏感。
[0010]在所述方法的一些实现中，将至少一个测试元件嵌入所述至少一个非功能区的在度量步骤和/或检验步骤期间为了检测而可被访问的一部分中。特别是，至少一个非功能区的一部分在掩膜检测和/或晶片检测期间为了检测可被访问。此外，至少一个测试结构被设计成在度量步骤和/检验步骤中指示制造工艺的变化。
[0011]在该方法的一些实现中，向EDA工具提供的单元库特别是标准单元库包括对至少一个测试单元的描述。
[0012]标准单元库为例如单元的预定义集合，所述单元实现1C设计中的功能所必需的逻辑操作。这样的单元库由例如第三方库提供商提供，使得设计团队不必再设计他们自己的库。设计过程可通过例如综合工具中的综合步骤来实现，所述综合工具自动选择例如在功率、性能和区域的界限内可执行预期操作的正确的标准单元元素。在放置了实体之后，芯片区域的一个相当大的部分会例如具有空置的空间，留下空置的空间，使得能够进行布线或在无需对这些实体中的许多实体进行大的移动的情况下实现对设计的设计改变命令(ECO)。因为这些空间不可以例如空置地留下，所以例如可使用不提供实际功能操作的填充单元以防止违反例如密度和/或其他设计规则。可能有用的是，例如，在这些填充单元中放置非功能单元之外的一些有用的东西，即例如所述至少一个测试单元。
[0013]在本方法的一些实现中，至少一个测试结构被设计成通过违反至少一条设计规则而对所述制造工艺敏感。
[0014]在本方法的一些实现中，至少一条设计规则包括，线间分离规则，端间分离规则和/或线-端间分离规则。
[0015]在本方法的一些实现中，至少一个测试结构对用于评估光刻性能的结构进行仿真。
[0016]在本方法的一些实现中，在所述电路设计的功能区不出现该至少一个测试结构。
[0017]在本方法的一些实施例中，至少一个测试结构代表设计的常见单元类型和/或关键电路。
[0018]根据所述改进的构思，还提供了一种校准检测仪的方法。该方法包括利用根据改进的构思的方法生成电路设计，并且检测与至少一个测试单元中的一个测试单元有关的违规(irregularity)。
[0019]在所述用于校准检测仪的方法的一些实现中，所述检测仪是用于执行掩膜检测或晶片检测的光学检测仪。
[0020]在一些实现中，所述用于校准检测仪的方法还包括根据检测到的违规和/或至少一个测试单元中的一个测试单元的坐标来校准该检测仪。
[0021]在一些实现中，用于校准检测仪的方法还包括:放大率校正，网格校正，歪斜校正或旋转校正中的至少一个。
[0022]根据所述改进的构思，还提供了一种用于工艺控制和/或成品率管理的方法。这样的方法包括利用根据改进的构思的方法生成电路设计。此外，该方法包括检测与至少一个测试单元中的一个测试单元有关的违规，以及基于对与至少一个测试单元中的一个测试单元有关的违规的检测来检测在用于制造1C的工艺中的或在用于制造用来制造1C的掩膜的工艺中的违规。
【附图说明】
[0023]将关于特定实施例来描述改进的构思，并且将会参考附图，其中:
[0024]图1示出了说明性的集成电路设计流程的简化表示。
[0025]图2示意性地示出了具有功能区和非功能区的集成电路的电路设计，其中所述非功能区包括带有人为热点(hot-spot)的测试单元。
[0026]图3A示意性地示出了违反设计规则的一个结构的示例。
[0027]图3B示意性地示出了违反设计规则被修正的一个结构的示例。
【具体实施方式】
[0028]功能相同或具有相同效果的组件可用相同附图标记表示。相同或效果上相同的组件可仅关于最先出现这些组件的附图来描述，对这些组件的描述不一定在后续附图中重复。
[0029]图1示出了说明性的1C设计流程的简化表示。在高层次上，该过程从产品概念(步骤100)开始，并在EDA软件设计过程中实现(步骤110)。当该设计结束后，可对该设计进行流片(步骤127)。在流片后的某个时刻，发生制造工艺(步骤150)及封装和组装工艺(步骤160)，最终得到完成的1C芯片(结果170)。
[0030]所述EDA软件设计过程(步骤110)本身包括为简单起见以线性方式示出的多个步骤112-130。在实际的集成电路设计过程中，特定设计可能必须返回一些步骤，直到特定测试通过。类似地，在任意实际的设计过程中，这些步骤可能以不同顺序和组合发生。因此，通过背景和一般性说明而不是作为特定集成电路的特定或推荐的设计流程来提供此描述。
[0031]现在将提供所述EDA软件设计过程(步骤110)的组成步骤的简明描述。
[0032]系统设计(步骤112):设计者描述他们想要实现的功能，他们可执行假设分析以细化功能，检测成本，等等。硬件-软件架构划分可发生在此阶段。可在这个步骤使用的来自 Synopsys 公司的不例 EDA 软件产品包括 Model Architect、Saber、System Stud1 和Designffare (R)产品。
[0033]逻辑设计和功能验证(步骤114):在此阶段，用于系统中的模块的VHDL或Verilog代码被写入，并且检查该设计的功能准确性。更具体地，检测该设计，以确保该设计响应于特定的输入激励而产生正确的输出。可在这个步骤使用的来自Synopsys公司的示例 EDA 软件产品包括 VCS、VERA、Designffare (R)、Magellan、Formality、ESP 和 LEDA 产品。
[0034]综合和测试设计(步骤116):这里，所述VHDL/Verilog被转化为网表。可为了目标技术优化该网表。另外，发生测试的设计和实现，以允许检查完成的芯片。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Design Compiler(R)、PhysicalCompiler、DFT Compiler、Power Compiler、FPGA Compiler、TetraMAX 和 Designffare(R)产品ο
[0035]网表验证(步骤118):在此步骤，检查网表与时序约束的符合以及与VHDL/Verilog源代码的一致。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Formality、PrimeTime 和 VCS 产品。
[0036]设计规划(步骤120):这里，针对时序和顶层布线来构造和分析芯片的总体平面图。可在这个步骤使用的来自Synopsys公司的示例EDA软件产品包括Astro和Cust