N和纠错码E3，N根据避开无效数据12，K+1?12，N-1、13，K+1?13，N-1等的控制而被写入到非易失性半导体存储器2中。地址管理信息A2，N和纠错码E3，N彼此相关联。例如，纠错码E3，N被用于对针对初始化对象块B2、B3去除由于不正常的电源切断时处于写入期间而发生了错误的块B3的页PK的其他页的纠错处理。
[0101]本实施方式涉及的半导体存储器件1在向非易失性半导体存储器2写入了纠错码E3，N以后对初始化对象块B2、B3内的任意一个的页数据检测到新的读取错误的情况下，读取初始化对象块B2、B3的地址管理信息A2，N和纠错码E3，N。半导体存储器件1基于所读取到的地址管理信息A2，N的错误位置信息而从纠错处理的对象中去除发生了以不正常的电源切断为原因的读取错误的初始化对象块B3的页PK。然后，半导体存储器件1通过基于纠错码E3，N的纠错处理来订正上述的发生了新的读取错误的页数据。
[0102]由此，能够使非易失性半导体存储器2的数据的可靠性提高。
[0103]在本实施方式中，只要是页数据的并行写入的次数比纠错码的写入多，则纠错码的写入频率(频度)也可以适当变更。
[0104]例如，也可以相比于本实施方式，如准备偶数页用纠错码和奇数页用纠错码等那样增加纠错码的种类。
[0105][第2实施方式]
[0106]在本实施方式中，对包含上述第1实施方式涉及的半导体存储器件的存储装置进行说明。
[0107]图9是例示本实施方式涉及的具备半导体存储器件的存储装置的框图。
[0108]存储装置15是混合型硬盘驱动器(HDD)。但是，存储装置15也可以是例如SSD(Solid State Drive:固态硬盘)等。
[0109]存储装置15根据主机装置5的控制而向非易失性半导体存储器2和作为磁存储介质的磁盘16存储大容量的数据。
[0110]存储装置15具备硬盘控制器(HDC)17、缓冲存储器21、磁头IC(IntegratedCircuit:集成电路)19、磁盘16、磁头20。
[0111]HDC17控制存储装置15与主机装置5之间的接口，控制对非易失性半导体存储器2及磁盘16的数据写入和数据读取等。
[0112]缓冲存储器21根据HDC17的控制而暂时地存储用于存储装置15与主机装置5之间的数据传输的写入数据或读取数据。作为缓冲存储器21，例如使用DRAM等。
[0113]存储控制器3根据HDC17的控制来控制非易失性半导体存储器2。
[0114]磁头IC19是根据HDC17的控制来控制磁头20的前置放大器集成电路(headamplifier Integrated Circuit,磁头放大器集成电路)。
[0115]磁头20根据磁头IC19的控制而在磁盘16上移动，读取存储于磁盘16的数据，向磁盘16写入数据。
[0116]在本实施方式中，通过在存储装置15中具备半导体存储器件1，能够使存储装置15所存储的数据的可靠性提高。
[0117]在混合型的存储装置15中，即使对非易失性半导体存储器2能够一次写入的页数据的量少，也能够执行纠错，能够提高非易失性半导体存储器2的数据的可靠性。
[0118]说明了本发明的一些实施方式，但这些实施方式是作为例子而提示的，没有限定发明的范围的意图。这些新的实施方式能够以其他各种方式来实施，在不超出发明的要旨的范围内能够进行各种省略、置换、变更。这些实施方式及其变形包含在发明的范围和要旨内，并且包含在与权利要求书所记载的发明等同的范围内。
【主权项】
1.一种半导体存储器件，具备: 非易失性半导体存储器；和 存储控制器，其对所述非易失性半导体存储器写入多个写入数据和包含所述多个写入数据的地址信息的第1地址管理信息，在从所述非易失性半导体存储器读取到的所述多个写入数据的任意一个写入数据发生了错误的情况下，对包含所述多个写入数据和所述第1地址管理信息的纠错组执行纠错处理， 所述存储控制器在处理对象的纠错组内检测到读取错误的情况下，生成包含所述处理对象的纠错组内的写入数据的地址信息、和发生了所述读取错误的错误位置信息的第2地址管理信息，向所述处理对象的纠错组的写入目的地中的擦除状态的区域写入无效数据和所述第2地址管理信息。2.根据权利要求1所述的半导体存储器件， 所述存储控制器在所述处理对象的纠错组内检测到所述读取错误的情况下，生成与所述处理对象的纠错组对应的纠错码，向所述处理对象的纠错组的写入目的地中的所述擦除状态的区域写入所述无效数据、所述第2地址管理信息、以及所述纠错码。3.根据权利要求2所述的半导体存储器件， 所述存储控制器在对所述非易失性半导体存储器写入所述纠错码以后检测到对所述处理对象的纠错组内的所述写入数据的新的读取错误的情况下，读取所述第2地址管理信息和所述纠错码，从所述纠错处理的对象中去除所述错误位置信息表示的区域，基于所述纠错码对所述处理对象的纠错组内的所述写入数据执行纠错处理。4.根据权利要求1至3中的任一项所述的半导体存储器件， 所述写入数据是写入到所述非易失性半导体存储器的页中的页数据， 所述纠错组包含多个页数据集，所述多个页数据集分别包含对所述非易失性半导体存储器并行写入的2个以上的页数据， 所述读取错误是由在对所述非易失性半导体存储器的写入期间发生的不正常的电源切断引起的错误。5.—种存储控制器,具备: 对非易失性半导体存储器执行数据的写入及读取的接口部；和 控制部，其经由所述接口部对所述非易失性半导体存储器写入多个写入数据和包含所述多个写入数据的地址信息的第1地址管理信息，在从所述非易失性半导体存储器读取到的所述多个写入数据的任意一个写入数据发生了错误的情况下，对包含所述多个写入数据和所述第1地址管理信息的纠错组执行纠错处理， 所述控制部在处理对象的纠错组内检测到读取错误的情况下，生成包含所述处理对象的纠错组内的写入数据的地址信息、和发生了所述读取错误的错误位置信息的第2地址管理信息，向所述处理对象的纠错组的写入目的地中的擦除状态的区域写入无效数据和所述第2地址管理信息。6.一种存储控制器的控制方法，是控制对非易失性半导体存储器的数据的写入及读取的存储控制器的控制方法，所述控制方法包括以下步骤: 对所述非易失性半导体存储器写入多个写入数据和包含所述多个写入数据的地址信息的第1地址管理信息的步骤； 在从所述非易失性半导体存储器读取到的所述多个写入数据的任意一个写入数据发生了错误的情况下，对包含所述多个写入数据和所述第1地址管理信息的纠错组执行纠错处理的步骤； 在处理对象的纠错组内检测到读取错误的情况下，生成包含所述处理对象的纠错组内的写入数据的地址信息、和发生了所述读取错误的错误位置信息的第2地址管理信息的步骤；以及 向所述处理对象的纠错组的写入目的地中的擦除状态的区域写入无效数据和所述第2地址管理信息的步骤。
【专利摘要】本发明提供一种半导体存储器件、存储控制器及存储控制器的控制方法。半导体存储器件具备非易失性半导体存储器和存储控制器。存储控制器对非易失性半导体存储器写入多个写入数据和包含多个写入数据的地址信息的第1地址管理信息，当从该存储器读取到的多个写入数据的任一个发生了错误时，对包含多个写入数据和第1地址管理信息的纠错组执行纠错处理。存储控制器在处理对象的纠错组内检测到读取错误时，生成包含处理对象的纠错组内的写入数据的地址信息、和发生了读取错误的错误位置信息的第2地址管理信息，向处理对象的纠错组的写入目的地中的擦除状态的区域写入无效数据和第2地址管理信息。由此，能够提供非易失性半导体存储器的数据的可靠性。
【IPC分类】G06F12/02, G06F3/06
【公开号】CN105320468
【申请号】CN201410682830
【发明人】宫本博畅, 加藤亮一, 增尾智则
【申请人】株式会社东芝
【公开日】2016年2月10日
【申请日】2014年11月17日
【公告号】US20160011937