采用数据输入输出管理控制的电子装置的制造方法
【专利说明】
【技术领域】
[0001]本发明关于数据输入输出管理技术领域，特别关于一种采用数据输入输出管理控制的电子装置。
【【背景技术】】
[0002]管理数据输入输出(Management data input/output，以下简称为MD10)接口是由IEEE 802.3标准定义的，且MD10接口旨在提供一个串行接口来传送媒体访问控制(media access control，以下简称为MAC)层以及物理(physical，以下简称为PHY)层之间的管理数据。MD10接口包括两个引脚，双向MD10引脚耦接于MD10总线，且管理数据时钟(management data clock，以下简称为MDC)引脚親接于MDC总线。MDC通常是由MD10主装置(MD10 master)提供，且作为来源被使用到由MD10主装置控制的MD10总线上的所有MD10从装置。具有由MD10主装置控制的MD10总线的装置被称为站管理实体(stat1nmanagement entity，以下简称为STA)，具有被管理的MD10从装置的的装置被称为MD10管理装置(MD10 manageable device，以下简称为MMD)。换句话说，STA被嵌入至MAC层，且作为主机以用于MD10接口，且MMD被嵌入至PHY装置，且作为MD10接口上的从装置。一个MD10主装置可以通过MD10总线耦接于多个MD10从装置。MD10总线是相对较慢的接口。然而，通过MD10主装置存取和修改PHY装置(S卩，MD10从装置)中的各种寄存器的能力，可以扩展使用MD10接口的网络装置的应用。
[0003]如果MD10主装置需要发送具有相同写入数据的写入命令到MD10总线上多个MD10从装置中的每一个，则因为MD10从装置具有不同的指定的物理(端口)地址，且用于一特定物理(端口)地址的写入命令仅能由MD10从装置中的一个来执行，所以MD10主装置必须将写入命令发送若干次。另外，IEEE 802.3标准指定的MD10接口并没有提供误差检测机制以及写增量功能(write-1ncremental funct1n)。因此，需要一种新颖的设计，能够实现增强对MD10总线上的MD10从装置的MD10控制。
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【发明内容】
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[0004]为了解决上述问题，本发明提出了一种采用数据输入输出管理控制的电子装置。
[0005]根据本发明的第一方面，提供一种采用数据输入输出管理控制的电子装置，包括:MD10总线；控制电路，用于从主机装置接收主机命令，以及输出多个MD10命令以响应所述主机命令；以及MD10主装置，用于从所述控制电路接收所述MD10命令，以及传送所述MD10命令到所述MD10总线。
[0006]根据本发明的第二方面，提供一种采用数据输入输出管理控制的电子装置，包括:MD10总线；MD10主装置，用于产生MD10命令到所述MD10总线，其中，所述MD10命令包括目标物理层地址；以及第一 MD10从装置，具有第一指定的物理层地址以及预定义的地址设定，其中，当所述MD10命令中包含的所述目标物理层地址不同于所述第一指定的物理层地址，但是匹配于所述预定义的地址设定时，所述第一 MD10从装置被激活以执行从所述MD10总线接收的所述MD1命令。
[0007]根据本发明的第三方面，提供一种采用数据输入输出管理控制的电子装置，包括:MD10总线；MD10主装置，用于产生MD10命令到所述MD10总线，其中，所述MD10命令包括目标物理层地址；以及多个MD10从装置，具有不同的指定的物理层地址，其中，当所述MD10命令中包含的被设置为预留的物理层地址的所述目标物理层地址不同于所述指定的物理层地址时，所述MD10从装置中的每一个均被激活以执行从所述MD10总线接收的所述MD10命令。
[0008]根据本发明的第四方面，提供一种采用数据输入输出管理控制的电子装置，包括:MD10总线；MD10主装置，用于产生MD10命令到所述MD10总线，其中，所述MD10命令包括目标物理层地址以及目标装置地址；以及第一 MD10从装置，具有第一指定的物理层地址以及预定义的地址设定，其中，当所述MD10命令中包含的所述目标物理层地址不同于所述第一指定的物理层地址，且所述MD10命令中包含的所述目标装置地址匹配于所述预定义的地址设定时，所述第一 MD10从装置被激活以执行从所述MD10总线接收的所述MD10命令。
[0009]根据本发明的第五方面，提供一种采用数据输入输出管理控制的电子装置，包括:MD10总线；以及MD10主装置，用于产生多个连续的MD10命令到所述MD10总线，其中，所述连续的MD10命令包括设置地址命令以及所述设置地址命令之后的多个写入命令。
[0010]本发明提供的电子装置，能够增强对MD10总线上的MD10从装置的MD10控制。
【【附图说明】】
[0011]图1为IEEE 802.3标准的第22条中定义的MD10帧的结构的示意图。
[0012]图2为IEEE 802.3标准的第45条中定义的MD10帧的结构的示意图。
[0013]图3为根据本发明第一实施例的采用数据输入输出管理控制的电子装置的示意图。
[0014]图4为根据本发明第二实施例的采用数据输入输出管理控制的电子装置的示意图。
[0015]图5为根据本发明第三实施例的采用数据输入输出管理控制的电子装置的示意图。
[0016]图6为根据本发明第四实施例的采用数据输入输出管理控制的电子装置的示意图。
[0017]图7为根据本发明第五实施例的采用数据输入输出管理控制的电子装置的示意图。
[0018]图8为根据本发明的实施例的MD10从装置中实施的决策逻辑的示意图。
[0019]图9为根据本发明第六实施例的采用数据输入输出管理控制的电子装置的示意图。
[0020]图10为根据本发明第七实施例的采用数据输入输出管理控制的电子装置的示意图。
[0021]图11为根据本发明的实施例的关于突发写入操作的序列示意图。
[0022]图12为使用本发明提出的写增量功能达成的突发写入操作与使用由IEEE802.3标准的第45条定义的MD10命令来达成的现有的突发写入操作的比较示意图。【【具体实施方式】】
[0023]于接下来的描述和权利要求中，遍及使用了某些术语，这些术语表示特定的组件。因为本领域的技术人员将会理解，电子设备制造商可以用不同的名字来表示一个组件。本文不是想要根据名称的不同来区分组件，而是根据功能来区分组件。于接下来的描述和权利要求中，术语“包括”是开放式的，且因此应当被解释为“包括，但不限于...”。而且，术语“耦接”是表示间接或直接的电连接。因此，如果一个装置耦接到另一装置，则该连接可以是通过直接电连接，或经由其它装置以及连接的非直接电连接。
[0024]最初被定义于IEEE 802.3标准的22条的管理数据输入输出(Management datainput/output，以下简称为MD10)可使STA(例如，MD10主装置)存取多达32个寄存器，其中，32个寄存器是属于32个不同的PHY装置(例如，MD10从装置)。更具体地，多达32个PHY装置被提供给每一个STA，多达32个寄存器被提供给每一个PHY装置，其中，STA以及PHY装置都符合IEEE 802.3标准22条的规定。STA通过使用MD10帧来初始化MD10命令，且提供PHY (端口 )地址以及寄存器地址以执行寄存器读取或写入操作。图1为于IEEE802.3标准的第22条中定义的MD10帧的结构的示意图。前置码字段“PRE”通过使用32比特的1来初始化处理过程(transact1n)。帧的开始字段“ST”被设置为01。于写入操作时，操作码(opcode)字段“0P”被设置为01，于读取操作时，操作码字段“0P”被设置为10。因此，IEEE 802.3标准的第22条定义的MD10命令包括0P = 01的写入命令以及0P = 10的读取命令。PHY地址(即，端口地址)字段“PHYAD”定义将被存取的MD10从装置的目标PHY地址(即，端口地址)。寄存器地址字段“REGAD”定义寄存器的目标寄存器地址，此寄存器被应用在具有目标PHY地址(即，端口地址)的MD10从装置。转向时间(turnaround time)字段“ΤΑ”具有两个比特以为MD10总线提供一些转向时间，以避免读取操作过程中对MD10总线的争夺(content1n)。对于读取操作，TA[1:0] = Z0。对于写入操作，TA[1:0] = 10。因此，关于读取处理过程(transact1n)，于转向的第一个比特时间，MD10主装置以及MD10从装置都将保持于高阻抗状态Z。于转向的第二个比特时间期间，MD10从装置将驱动一个比特“0”。关于写入处理过程(transact1n)，于转向的第一个比特时间，MD10主装置将驱动一个比特“1”，接着，于转向的第二个比特时间，MD10主装置将驱动另一个比特“0”。于写入操作中，数据字段“DATA”具有由MD10主装置驱动的16比特的写入数据，且于读取操作中，数据字段“DATA”具有由MD10从装置驱动的16比特的读取数据。
[0025]为了解决IEEE 802.3标准的第22条中的限制，第45条被增加到了 IEEE802.3标准以扩展现有的帧格式，以提供存取32个PHY装置，32个不同的装置类型，以及这些PHY装置中每一个中的64K寄存器。更具体地，第45条定义的STA中的每一个都支持多达32个PHY装置，第45条定义的PHY装置中的每一个都支持多达32个装置，且第