参考时钟、复位信号等系统信号；数据平面提供2组SRI0x4高速总线接口和2组 PCIexl高速总线接口；控制平面提供2组lGExl高速总线接口；拓展平面提供2组SRI0x4 或2组PCIex4高速总线接口；用户自定义接口提供24对差分信号线接口及8个单端信号 线接口；
[0052] 在本实施例中，在VPX连接器中设计并采用了双冗余数据总线接口，实现了数据 传输总线的热备份，即：在VPX接口数据平面、控制平面和拓展平面中，相同功能的高速数 据总线均设置两组；当载板正常运行时，相同功能的两组高速数据总线同时工作，均衡负 载，有效增加数据吞吐量；当其中一组高速数据总线发生故障时，迅速对信号处理载板实施 有针对性的在线重构，由另一组相同功能的高速数据总线接管并独立完成数据传输任务。
[0053] 如图1所示，PHY芯片的输入端与VPX控制平面中的2组lGExl高速数据总线接 口相连，输出端与Soc控制器相连；PHY芯片接收主控交换板通过lGExl高速数据总线接口 输入的控制命令或配置文件，并将接收到的命令或文件转换为RGMII形式，输出至Soc控制 器中；
[0054] 在本实施例中，PHY芯片采用Broadcom公司生产的BCM5482SA2IFB，其满足 10/100/1000Mb以太网通信协议要求，支持2个SGMII/SerDes输入接口和2个RGMII接口 连接至MAC层。
[0055] 如图1所示，Soc控制器PS端与PHY芯片、第一DDR3存储器相连，PL端与可重构 FPGA的配置接口相连；Soc控制器从PHY芯片输出端接收文件或数据，并存储在第一DDR3 中进行缓存，接收完毕后，将文件或数据从第一DDR3中读出，根据不同任务需求，在线动态 配置FPGA的逻辑功能和参数，通过对FPGA内部逻辑资源的时分复用，实现多种信号处理功 能的动态切换；Soc控制器也作为板级管理器，对载板实施电源模块管理、时钟模块管理和 工作状态监测等；
[0056] 在本实施例中，Soc控制器采用Xilinx公司新推出的Zynq-7000系列Soc系统集 成芯片，具体型号为XC7Z030-2SBG485I。该系列产品集以ARM?Cortex?-A9MPCore处理 器为核心的处理器系统（PS)和28nm可编程逻辑（PL)为一体。PS端开发控制程序，PL端 作为拓展平台，两端通过片内AXI总线紧密相连。PS端包括ARM核、通用外设接口和存储 器接口；其中，通用外设接口包括千兆以太网控制器、USB控制器、CAN控制器等，可通过ΜΙ0 引脚与相应外设连接；存储器接口包括DDR3控制器等外部存储控制器，可控制外部存储器 进行数据读写操作；PL端包括大量可配置GPI0、集成PCIe核等丰富的逻辑资源；
[0057] 在本实施例中，如图3所示，在Zynq芯片PS端通用外设接口中配置2个千兆以太 网控制器（GigE)，作为千兆以太网MAC层接口；在PS端存储器接口中配置1个DDR3控制 器，控制外部DDR3存储器的数据读写；在PL端GPIO中定义一个配置控制单元，通过配置控 制单元实现对FPGA的命令加载和逻辑重构；在PL端GPI0中定义一个电源控制单元，控制 载板各模块的上电顺序；还在PL端定义一个时钟控制单元，通过I2C总线对载板时钟模块 进行管理；
[0058] 如图1所示，可重构FPGA芯片作为信号处理载板的核心运算处理器件，分别与FMC 连接器、Soc控制器、第二DDR3大容量数据存储器连接，并与VPX数据平面中的SRI0x4和 PCI ex 1高速数据总线接口、扩展平面中的SRI0x4或PCI eX4高速数据总线接口、以及用户自 定义接口相连；
[0059] 可重构FPGA芯片根据Soc控制器加载的程序对经过FMC连接器输入的外部信号 进行实时信号处理，处理后的结果存储在第二DDR3大容量数据存储器中，或者通过VPX连 接器中提供的双冗余高速数据总线与系统内主控交换板和相邻槽位板卡进行交互，还可以 通过VPX用户自定义接口与系统外设备进行交互。
[0060] 在本实施例中，可重构FPGA芯片采用的型号为XC7VX485T-2FFG11581，该型号 FPGA具有485760个逻辑单元，350个HP I/O管脚，48个GTX高速串行收发器，最大收发速 率可达到12. 5Gb/s，可调用IP核资源实现多种高速串行总线协议，如1GE、SRI0、PCIe等。
[0061] 如图1所示，FMC连接器采用400个引脚的高引脚数（HPC)标准，用LA/HA/HB数 据线和DPxlO高速数据线与FPGA芯片互联，实现FMC子卡与载板之间的数据传输。在本 实施例中，FMC连接器支持高达10Gb/S的信号传输速率，潜在总带宽达40Gb/s。
[0062] 图4是FPGA控制命令动态加载或逻辑功能在线重构原理框图。其工作流程为：
[0063] 当信号处理载板处于工作状态且需要重新加载控制命令或在线更新配置文件时， 系统内主控交换板通过VPX控制平面中的千兆以太网将控制命令或配置文件发送至载板， 载板物理层PHY芯片（BCM5482SA2IFB)通过SGMII端口接收数据，并将其转换为RGMII格 式；Soc控制器（XC7Z030-2SBG485I)PS端配置2个千兆以太网控制器作为千兆以太网MAC 层接口，并通过ΜΙ0管脚与PHY芯片RGMII输出端相连；在DDR3控制器管理下，接收到 的数据被存入第一DDR3外部存储器中进行缓存，数据写入完毕后，再将数据从第一DDR3 存储器中读出，并通过PL端与FPGA相连的配置控制单元，在一定的配置模式时序下，对 FPGA(XC7VX485T-2FFG11581)实施控制命令加载或逻辑功能在线重构。
[0064] 尽管上面对本发明说明性的【具体实施方式】进行了描述，以便于本技术领域的技术 人员理解本发明，但应该清楚，本发明不限于【具体实施方式】的范围，对本技术领域的普通技 术人员来讲，只要各种变化在所附的权利要求限定和确定的本发明的精神和范围内，这些 变化是显而易见的，一切利用本发明构思的发明创造均在保护之列。
【主权项】
1. 一种基于Soc的可重构/双冗余VPX3U信号处理载板，其特征在于，包括： 一VPX连接器，包括通用平面接口、数据平面接口、控制平面接口、扩展平面接口和用 户自定义接口； 其中，数据平面接口提供2组SRI0x4高速数据总线接口和2组PCIexl高速数据总线 接口；控制平面接口提供2组lGExl高速数据总线接口；拓展平面接口提供2组SRI0x4或 2组PCIex4高速数据总线接口；通用平面接口为载板提供输入电源、参考时钟和复位信号； 用用户自定义接口提供24对差分信号线接口及8个单端信号线接口； 一PHY芯片，输入端与VPX控制平面中的2组lGExl高速数据总线接口相连，输出端与Soc控制器相连；PHY芯片接收主控交换板通过lGExl高速数据总线接口输入的控制命令或 配置文件，并将接收到的命令或文件转换为RGMII形式，输出至Soc控制器中； 一Soc控制器，基于"ARM核+FPGA"结构，即在单个芯片上集成了ARM处理器子系统和 可编程逻辑单元；Soc控制器PS端与PHY芯片、第一DDR3存储器相连，PL端与可重构FPGA 的配置接口相连； 所述Soc控制器作为FPGA重构控制器，在VPX控制平面lGExl信号作用下，Soc控制 器从PHY芯片输出端接收文件或数据，并存储在第一DDR3中进行缓存，接收完毕后，将文件 或数据从第一DDR3中读出，根据不同任务需求，在线动态配置FPGA的逻辑功能和参数，通 过对FPGA内部逻辑资源的时分复用，实现多种信号处理功能的动态切换； 所述Soc控制器也作为板级管理器，对载板实施电源模块管理、时钟模块管理和工作 状态监测； 一可重构PGA芯片，分别与FMC连接器、Soc控制器、第二DDR3大容量数据存储器相连， 并与VPX数据平面接口中的2组SRI0x4和2组PCIexl高速数据总线接口、扩展平面接口 中的2组SRI0x4和PCIeX4高速数据总线接口、以及用户自定义接口相连。 所述可重构FPGA芯片是载板的核心运算处理器件，根据Soc控制器加载的程序对经FMC连接器输入的外部信号进行高速实时信号处理，处理后的结果存储在第二DDR3存储器 中，或者通过VPX连接器中提供的双冗余高速数据总线与系统内主控交换板和相邻槽位板 卡进行交互，还可以通过VPX用户自定义接口与系统外设备进行交互； 一FMC连接器，采用高引脚数（HPC)标准，可搭载不同功能的FMC子卡，实现不同种类 外部信号的采集和接收；采用LA/HA/HB数据线和DPxlO高速数据线与FPGA芯片互联，实 现FMC子卡与载板之间的数据传输。2. 根据权利要求1所述的基于Soc的可重构/双冗余VPX3U信号处理载板，其特征在 于，所述信号处理载板可在主控交换板和Soc控制器的管理下实现控制命令动态加载和逻 辑功能在线重构； 其具体实现过程为：当信号处理载板处于工作状态且需要重新加载控制命令或在线更 新配置文件时，系统内主控交换板通过VPX控制平面中的千兆以太网将控制命令或配置文 件发送至载板，信号处理载板物理层PHY芯片通过SGMII端口接收数据，并将数据转换为 RGMII格式；Soc控制器PS端配置2个千兆以太网控制器作为千兆以太网MAC层接口，并通 过MI0管脚与PHY芯片RGMII输出端相连；在DDR3控制器管理下，Soc控制器接收到的数 据被存入第一DDR3外部存储器中进行缓存，数据写入完毕后，再将数据从第一DDR3存储器 中读出，并通过PL端的配置控制单元，在对应配置模式时序下，对信号处理载板实施控制 命令加载或逻辑功能在线重构。3.根据权利要求1所述的基于Soc的可重构/双冗余VPX3U信号处理载板，其特征在 于，所述的VPX连接器采用双冗余数据总线接口，实现了数据传输总线的热备份； 在VPX连接器的数据平面、控制平面和拓展平面接口中，相同功能的高速数据总线均 设置两组；信号处理载板受到系统内主控交换板和Soc控制器的实时监测：当信号载板正 常运行时，相同功能的两组高速数据总线同时工作，均衡负载，有效增加数据吞吐量；当其 中一组高速数据总线发生故障时，迅速对FPGA实施有针对性的在线重构，由另一组相同功 能的高速数据总线接管并独立完成数据传输任务。
【专利摘要】本发明公开了一种基于Soc的可重构/双冗余VPX3U信号处理载板，板载Soc控制器在VPX控制平面1GEx1信号作用下，对高性能可重构FPGA进行控制命令动态加载和逻辑功能在线重构，并完成板级电源、时钟管理和状态监测；可重构FPGA芯片通过标准FMC接口与前端接收信号进行交互，根据加载程序实现多功能实时数字信号处理。同时，在VPX连接器中设计双冗余数据总线接口，信号处理载板可以通过VPX双冗余数据总线接口与主控交换板、相邻板卡等系统内其他板卡进行数据交互。
【IPC分类】G06F13/42, G06F13/40
【公开号】CN105335327
【申请号】CN201510675988
【发明人】阎啸, 王茜, 秦开宇, 李耀楠, 唐博
【申请人】电子科技大学
【公开日】2016年2月17日
【申请日】2015年10月13日