Phy芯片的管理系统及phy芯片的管理方法
【技术领域】
[0001]本发明涉及数据处理领域，特别是涉及一种PHY芯片的管理系统及PHY芯片的管理方法。
【背景技术】
[0002]MD10 (Management Data Input/Output，管理输入/输出端口)是一种简单的双线串行接口，由IEEE通过以太网标准IEEE 802.3的若干条款加以定义。
[0003]它将管理器件(如MAC控制器、微处理器)与具备管理功能的收发器(如多端口吉比特以太网收发器或lOGbE XAUI收发器)相连接，从而控制收发器并从收发器收集状态信息。可收集的信息包括链接状态、传输速度与选择、断电、低功率休眠状态、TX/RX模式选择、自动协商控制、环回模式控制等。除了拥有IEEE要求的功能之外，收发器厂商还可添加更多的信息收集功能。
[0004]所以，在以太网通讯中，带有以太网MAC接口的微处理器一般通过MD10接口来管理外置的PHY芯片，这种微处理器有的内置了 MD10管理接口，可以直接和PHY芯片的MD10
管理接口对接。
[0005]然而，对于本身不带MD10接口的微处理器来说，就没有办法管理和监控带有MD10接口的PHY芯片。但是在某些应用中，需要这种微处理器来监控PHY芯片的状态，现有技术中，就无法使用没有MD10接口的微处理器来监控PHY芯片，从而限制了处理器的使用范围。
【发明内容】
[0006]鉴于以上所述现有技术的缺点，本发明的目的在于提供一种PHY芯片的管理系统、数据读取方法及数据输出方法，用于解决现有技术中嵌入式处理器不具备MD10接口时无法用来监控PHY芯片的问题。
[0007]为实现上述目的及其他相关目的，本发明提供一种PHY芯片的管理系统，所述PHY芯片的管理系统包括:嵌入式处理器，所述嵌入式处理器包括:I2C总线和中断信号线；可编程逻辑器，其第一数据线连接所述嵌入式器的I2C总线；第二数据线连接所述嵌入式处理器的中断信号线；PHY芯片，其管理输入/输出端口与所述可编程逻辑器的第三数据线相连。
[0008]于本发明的一实施例中，所述PHY芯片的管理系统还包括JTAG电路，所述JTAG电路包括:连接器、第一电阻、第二电阻和第三电阻；所述连接器的第一引脚连接所述可编程逻辑器的测试时钟输入端和所述第三电阻的第一端；所述第三电阻的第二端接地；所述连接器的第三引脚连接所述可编程逻辑器的测试数据输出端；所述连接器的第五引脚连接所述可编程逻辑器的测试模式选择端和所述第一电阻的第一端；所述第一电阻的第二端连接电源；所述连接器的第九引脚连接所述可编程逻辑器的测试数据输入端和所述第二电阻的第一端；所述第二电阻的第二端连接电源；所述连接器的第二引脚和第十引脚接地；所述连接器的第四引脚连接电源。
[0009]于本发明的一实施例中，所述JTAG电路还包括第一电容，所述第一电容的第一端连接电源；所述第一电容的第二端接地。
[0010]于本发明的一实施例中，所述连接器的第六引脚、第七引脚和第八引脚悬空。
[0011]于本发明的一实施例中，所述PHY芯片的管理系统还包括:晶振电路和第二电容，所述晶振电路的时钟信号输出端连接所述可编程逻辑器的时钟信号输入端；所述晶振电路的电压输入端和使能端均连接电源；所述第二电容的第一端连接电源，所述第二电容的第二端接地。
[0012]于本发明的一实施例中，所述I2C总线的数据信号线和控制信号线分别连接所述可编程逻辑器的第一数据线。
[0013]于本发明的一实施例中，所述I2C总线的数据信号线连接第四电阻的第一端，所述第四电阻的第二端连接电源；所述I2C总线的控制信号线连接第五电阻的第一端，所述第五电阻的第二端连接电源。
[0014]于本发明的一实施例中，所述PHY芯片的管理系统还包括:数据寄存器、地址寄存器和中断寄存器；所述数据寄存器、地址寄存器和中断寄存器分别与所述可编程逻辑器的第三数据线对应连接。
[0015]本发明提供一种PHY芯片的管理方法，所述PHY芯片的管理方法包括以下步骤:嵌入式处理器通过I2C总线读取与可编程逻辑器的第三数据线对应连接的数据寄存器和地址寄存器的数据；判断读取的数据寄存器和地址寄存器中的值是否为零；当数据寄存器和地址寄存器中的值为零时，将待输出数据写入所述数据寄存器，并把所述数据寄存器的地址写入地址寄存器中；可编程逻辑器启动第三数据线将数据寄存器中的数据写入到地址寄存器指定的地址中；在数据写入完成后，将数据寄存器和地址寄存器清零。
[0016]于本发明的一实施例中，所述PHY芯片的管理方法还包括:当数据寄存器和地址寄存器中的值为零时，所述嵌入式处理器还用于将待读取数据的地址写入地址寄存器；可编程逻辑器通过第三数据线将与写入的地址相对应的数据读取到数据寄存器，并向嵌入式处理器发送中断信号；嵌入式处理器根据所述中断信号读取数据寄存器中的数据；在读取数据完成后，将数据寄存器和地址寄存器清零。
[0017]如上所述，本发明的PHY芯片的管理系统和PHY芯片的管理方法，具有以下有益效果:
[0018]本发明的PHY芯片的管理系统及管理方法中，通过可逻辑逻辑控制器对MD10端口进行扩展，从而使得嵌入式处理器即使不具备MD10端口也可以对PHY芯片进行监控，这样既实现了低成本，又大大拓展了嵌入式处理器的使用范围。并且，还可以根据实际需求扩展不同数量的端口，从而极大的提高了嵌入式处理器的灵活性。
【附图说明】
[0019]图1显示为本发明的PHY芯片的管理系统于一实施例中的结构示意图。
[0020]图2显示为本发明的PHY芯片的管理系统于另一实施例中的结构示意图。
[0021]图3显示为本发明的PHY芯片的管理方法于一实施例中的流程示意图。
[0022]元件标号说明
[0023]2PHY芯片的管理系统
[0024]21嵌入式处理器
[0025]22可编程逻辑器
[0026]23PHY 芯片
[0027]24JTAG 电路
[0028]25晶振电路
[0029]S11 ?S15步骤
【具体实施方式】
[0030]以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的【具体实施方式】加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。需说明的是，在不冲突的情况下，以下实施例及实施例中的特征可以相互组合。
[0031]需要说明的是，以下实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
[0032]正如【背景技术】中所述的，现有技术中不具备MD10接口的微处理器无法实现对MD10接口的PHY芯片进行管理和监控，从而限制了微处理器的使用范围。而本发明正是基于此，实现对微处理器的MD10接口进行扩展，从而实现对PHY芯片的管理。
[0033]请参阅图1，本发明提供一种PHY芯片的管理系统，所述PHY芯片的管理系统2包括:
[0034]嵌入式处理器21，所述嵌入式处理器21包括:I2C总线和中断信号线INT ;
[0035]可编程逻辑器22，其第一数据线I/O连接所述嵌入式器21的I2C总线；第二数据线I/o连接所述嵌入式处理器21的中断信号线INT ;第三数据线I/o与PHY芯片23的管理输入/输出端口相连。
[0036]需要说明的是，所述第三数据线I/O可以为多个，具体的数量可根据实际需求进行选用。
[0037]具体地，参考图2，所述SPI总线的数据信号线SDA和控制信号线SCL分别连接所述可编程逻辑器22的第一数据线I/O。
[0038]继续参考图2，所述PHY芯片的管理系统2还可以包括:JTAG电路24，所述JTAG电路24包括:连接器J1、第一电阻R1、第二电阻R2和第三电阻R3。
[0039]所述连接器J1的第一引脚连接所述可编程逻辑器22的测试时钟输入端TCLK和所述第三电阻R3的第一端；所述第三电阻R3的第二端接地GND ;
[0040]所述连接器J1的第三引脚连接所述可编程逻辑器22的测试数据输出端TD0 ;
[0041]所述连接器J1的第五引脚连接所述可编程逻辑器22的测试模式选择端TMS和所述第一电阻R1的第一端；所述第一电阻R1的第二端连接电源VCC ;
[0042]所述连接器J1的第九引脚连接所述可编程逻辑器22的测试数据输入端TDI和所述第二电阻R2的第一端；所述第二电阻R2的第二端连接电源VCC ;
[0043]所述连接器J1的第二引脚和第十引脚接地GND ;所述连接器J1第四引脚连接电源 VCC。
[0044]所述连接器J1的第六引脚、第七引脚和第八引脚悬空。
[0045]在本实施例中，所述JTAG电路24还包括第一电容C1，所述第一电容