内存控制接口信号质量的优化方法和系统的制作方法
【技术领域】
[0001]本发明涉及通信技术领域，尤其涉及一种内存控制接口信号质量的优化方法和系统。
【背景技术】
[0002]DDR(Double Data Rate，双倍速率同步动态随机存储器)接口是一种源同步接口，其信号质量会受到电压扰动和时序扰动的影响。传统技术通过严格控制DDR接口的时序以及电源噪声来控制同步接口的信号质量。该技术存在以下缺点:在不使用测量仪器的情况下，无法评估特定的系统级设计的性能和裕度;对板级设计以及芯片封装设计要求比较严格，且难以检查。
【发明内容】
[0003]基于此，有必要提供一种能够自适应对内存控制接口信号进行优化的内存控制接口信号质量的优化方法和系统。
[0004]—种内存控制接口信号质量的优化方法，包括以下步骤:
[0005]向存储装置的存储空间中写入已知数据；
[0006]逐一按照预设配置参数集合中的各个配置参数组合配置内存控制接口信号的延时信息和对应的判决电平，读取所述已知数据，并将读取出的数据与所述已知数据对比；
[0007]根据对比结果从所述预设配置参数集合中选择最佳配置参数组合；
[0008]其中，每个所述配置参数组合包括所述延时信息和与所述延时信息对应的判决电平;所述延时信息包括读延时信息和写延时信息，所述判决电平包括与所述读延时信息对应的判决电平和与所述写延时信息对应的判决电平。
[0009]在其中一个实施例中，所述内存控制接口信号包括数据信号、数据掩码、数据选通信号和DQSN中的至少一种。
[0010]在其中一个实施例中，所述内存控制接口信号还包括地址控制位，所述优化方法还包括:
[0011 ]根据预设协议对所述地址控制位的写延时信息和对应的判决电平进行校准。
[0012]在其中一个实施例中，所述内存控制接口为DDR接口。
[0013]在其中一个实施例中，所述存储装置为DRAM。
[0014]—种内存控制接口信号质量的优化系统，包括数据写入模块、数据对比模块和参数选择模块；
[0015]所述数据写入模块，用于向存储装置的存储空间中写入已知数据；
[0016]所述数据对比模块，用于逐一按照预设配置参数集合中的各个配置参数组合配置内存控制接口信号的延时信息和对应的判决电平，读取所述已知数据，并将读取出的数据与所述已知数据对比；
[0017]所述参数选择模块，用于根据对比结果从所述预设配置参数集合中选择最佳配置参数组合；
[0018]其中，每个所述配置参数组合包括所述延时信息和与所述延时信息对应的判决电平;所述延时信息包括读延时信息和写延时信息，所述判决电平包括与所述读延时信息对应的判决电平和与所述写延时信息对应的判决电平。
[0019]在其中一个实施例中，所述内存控制接口信号包括数据信号、数据掩码、数据选通信号和DQSN中的至少一种。
[0020]在其中一个实施例中，所述内存控制接口信号还包括地址控制位，所述优化系统还包括校准模块；
[0021]所述校准模块用于根据预设协议对所述地址控制位的写延时信息和对应的判决电平进行校准。
[0022]在其中一个实施例中，所述内存控制接口为DDR接口。
[0023]在其中一个实施例中，所述存储装置为DRAM。
[0024]上述内存控制接口信号质量的优化方法和系统，通过动态调整内存控制接口信号的延时信息和对应的判决电平，并选择最佳的配置参数组合以实现对内存控制接口信号进行优化。上述内存控制接口信号质量的优化系统，不仅可以快速自适应的优化内存控制接口，还可以快速检查内存控制接口的时序裕度和电压裕度。
【附图说明】
[0025]图1为本发明内存控制接口信号质量的优化方法一个实施例的流程示意图；
[0026]图2为本发明内存控制接口信号质量的优化系统一个实施例的结构示意图。
【具体实施方式】
[0027]为使本发明的目的、技术方案及优点更加清楚明白，以下结合附图对本发明内存控制接口信号质量的优化方法和系统的【具体实施方式】进行说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
[0028]参见图1，一个实施例中，内存控制接口信号质量的优化方法可以包括以下步骤:
[0029]SlOl，向存储装置的存储空间中写入已知数据。
[0030]其中，存储装置可以为DRAM(Dynamic Random Access Memory，动态随机存取存储器)。具体的，对存储装置上电后，存储装置进行初始化。待存储装置初始化完成后，在低速的情况下，向存储装置的存储空间中写入已知数据。写入的已知数据作为后续步骤对比的参照。
[0031]S102，逐一按照预设配置参数集合中的各个配置参数组合配置内存控制接口信号的延时信息和对应的判决电平，读取已知数据，并将读取出的数据与已知数据对比。
[0032]其中，每个配置参数组合包括延时信息和与延时信息对应的判决电平。延时信息包括读延时信息和写延时信息。判决电平包括与读延时信息对应的判决电平和与写延时信息对应的判决电平。
[0033]一个实施例中，内存控制接口信号可以包括数据信号(DQ)、数据掩码(DM)以及数据选通信号DQS和DQSN中的至少一种信号。一个实施例中，可以将数据信号的读延时信息x_read和对应的判决电平y_read配置为初始值，并读取写入存储装置中的已知数据。然后将读取出的数据与写入的已知数据进行对比。参照参数集合中的每个配置参数组合，重新配置数据信号的读延时信息x_read和对应的判决电平y_read，并读取写入存储装置中的已知数据，以及将读取出的数据与写入的已知数据进行对比。
[0034]—个实施例中，也可以将数据掩码的读延时信息x_read和对应的判决电平y_read配置为初始值，并读取写入存储装置中的已知数据。然后将读取出的数据与写入的已知数据进行对比。参照参数集合中的每个配置参数组合，重新配置数据掩码的读延时信息x_read和对应的判决电平y_read，并读取写入存储装置中的已知数据，以及将读取出的数据与写入的已知数据进行对比。
[0035]—个实施例中，也可以将数据选通信号的读延时信息x_read和对应的判决电平y_read配置为初始值，并读取写入存储装置中的已知数据。然后将读取出的数据与写入的已知数据进行对比。参照参数集合中的每个配置参数组合，重新配置数据选通信号的读延时信息X_read和对应的判决电平y_read，并读取写入存储装置中的已知数据，以及将读取出的数据与写入的已知数据进行对比。
[0036]同样的，也可以将DQSN的读延时信息x_read和对应的判决电平y_read配置为初始值，并读取写入存储装置中的已知数据。然后将读取出的数据与写入的已知数据进行对比。参照参数集合中的每个配置参数组合，重新配置DQSN的读延时信息X_read和对应的判决电平7_^8(1，并读取写入存储装置中的已知数据，以及将读取出的数据与写入的已知数据进行对比。
[0037]当然，可以只对数据信号、数据掩码、数据选通信号或DQSN进行上述过程，也可以同时对数据信号、数据掩码、数据选通信号和DQSN进行上述过程，还可以对数据信号、数据掩码、数据选通信号和DQSN中的任意两种信号或任意三种信号进行上述过程，对此不做限制。
[0038]本实施例中，内存控制接口可以为DDR(Double Data Rate，双倍速率同步动态随机存储器)接口。当然，在其他实施例中，内存控制接口也可以为其他接口。
[0039]S103，根据对比结果从预设配置参数集合中选择最佳配置参数组合。
[0040]具体的，可以根据步骤S102中的对比结果，统计内存控制接口信号发生错误的概率。然后根据统计出的概率，选取出最佳配置参数组合。例如，预设配置参数集合中的一组配置参数组合对应的内存控制接口信号发生错误的概率最小，则可以选择该组配置参数组合为最佳配置参数组合。例如，还可以设置一个预设系数，并将内存控制接口信号发生错误的概率小于该预设系数所对应的配置参数组合作为最佳配置参数组合。
[0041]通过调整内存控制接口信号的时序延时以及接收端判决电平的位置，读取写入的已知数据，根据接收端的响应判断是否发送成功，进而判断该延时配置和判决电平配置是否满足要求。通过调整不同的时序延时和判决电平位置，扫描得到内存控制接口信号数据线的眼图。对不同的内存控制接口信号数据线上进行同样的操作，得到内存控制接口信号中的数据信号、数据掩码、数据选通信号和DQSN数据线上的眼图。
[0042]进一步的，上述眼图的得到需要依赖于对大量已知数据的读写操作。如果已知数据仅包含单个数据线上的数据翻转，则得到的眼图仅代表无串扰的情况。当已知数据上的数据足够多并且随机时，可以统计传输成功的概率来判断每个数据线的眼图以及其延时和噪声分布。
[0043]本实施例中，数据信号可以为多个。例如，内存控制接口为DDR3接口，数据信号包括DQ[0]至DQ[7]共八个。因此对于DQ[0]至DQ[7]中的每个数据信号均可以通过上一段的过程选择出对应的最佳配置参数组合。
[0044]进一步的，内存控制接口信号还包括地址控制位。内存控制接口信号质量的优化方法还可以包括:根据预设协议对地址控制位的写延时信息和对应的判决电平进行校准。
[0045]上述内存控制接口信号质量的优化方法，通过动态调整内存控制接口信号的延时信息和对应的判决电平，并选择最佳的配置参数组合以实现对内存控制接口信号进行优化。上述内存控制接口信号质量的优化方法，不仅可以快速自适应的优化内存控制接口，还可以快速检查内存