芯片自适应调节读数时序路径的方法和装置的制造方法
【技术领域】
[0001]本发明涉及一种芯片自适应调节读数时序路径的方法和装置。
【背景技术】
[0002]随着SOC芯片技术的发展，用户对芯片性能要求越来越高，由于芯片的运行频率直接影响到性能，所以芯片的主频越跑越高。同时由于SRAM存储电路的复杂性，而且在功能上是要求收到命令的下一个时钟节拍就完成操作，所以在芯片频率快速提升的时候，SRAM的读取速度就明显的成为了限制芯片频率的关键路径。目前芯片读数的时序路径是从SRAM的命令采集到SRAM内部取数并输出到SRAM端口再到发出命令的单元再到发出命令单元完成数据采样，特别在总线上挂载的模块多的时候，SRAM返回命令发起端的数据路径会非常的长从而造成很大的延时。
【发明内容】
[0003]本发明要解决的技术问题，在于提供一种能根据运行频率自动调节时序路径的方法及装置，在低频时采用原始的SRAM时序路径，在运行频率超过SRAM的最高频率时，采用寄存器打断原有时序路径方法，大幅提尚SRAM的最尚运彳丁频率。
[0004]本发明方法是这样实现的:一种芯片自适应调节读数时序路径的方法，包括下述步骤:芯片初始化完成后开始工作并产生工作时钟;根据芯片输入的低频时钟和所述工作时钟进行工作时钟频率判断；读控制单元存储器输出读命令给存储器单元进行读操作，同时在读命令的一个周期后将原始读数据有效指示位设置为有效;所述存储器单元根据收到的读命令和工作时钟，在使用工作时钟采样到读命令后，经过其电路固有的读动作延迟时间后输出原始读数据;所述原始读数据分别经一级延迟一个周期和经两级延迟两个周期得到延迟一个周期读数据和延迟两个周期读数据;根据所述工作时钟频率判断的结果进行通路选择操作，将所述原始读数据、所述延迟一个周期读数据以及所述延迟两个周期读数据这三个输入中的一路选为输出读数据;所述原始读数据有效指示位分别经一级延迟一个周期和经两级延迟两个周期得到延迟一个周期读数据有效指示位和延迟两个周期读数据有效指示位;根据所述工作时钟频率判断的结果进行通路选择操作，将所述原始读数据有效指示位、延迟一个周期读数据有效指示位和延迟两个周期读数据有效指示位这三个输入中的一路选为输出读数据有效指示位。
[0005]进一步的，所述工作时钟频率判断的具体过程是:
[0006]对工作时钟进行计数;使用低频时钟对所述计数所得的实时计数值进行采样，并将每次采样值对前一次的采样值做减法操作，得到差值;该差值就代表每个低频时钟周期内有多少个工作时钟周期;得到每个低频时钟周期内有多少个工作时钟周期值后，读取芯片初始化时预存的档位门阀值，该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值;将档位门阀值与低频时钟周期内的工作时钟周期值进行比较，判断工作时钟周期落入哪个区间；如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理;如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理;所述判断的判断结果作为所述通路选择操作的根据。
[0007]本发明装置是这样实现的:一种芯片自适应调节读数时序路径的装置，包括时钟产生单元、频率监控判断单元、存储器单元、读控制器单元存储器、第一级数据缓存寄存器单元、第二级数据缓存寄存器单元、第一通路选择器单元、第一级有效信号缓存寄存器单元、第二级有效信号缓存寄存器单元、第二通路选择器单元;所述时钟产生单元分别与所述频率监控判断单元、存储器单元、读控制器单元存储器以及第一级数据缓存寄存器单元连接;所述读控制器单元存储器通过所述存储器单元依次与第一级数据缓存寄存器单元、第二级数据缓存寄存器单元连接;所述频率监控判断单元、存储器单元、第一级数据缓存寄存器单元以及第二级数据缓存寄存器单元还直接连接所述第一通路选择器单元;所述读控制器单元存储器通过所述第一级有效信号缓存寄存器单元连接第二通路选择器单元，所述频率监控判断单元、所述读控制器单元存储器、所述第一级有效信号缓存寄存器单元以及第二级有效信号缓存寄存器单元均连接第二通路选择器单元；
[0008]芯片初始化完成后开始工作；所述时钟产生单元产生工作时钟，并送往所述频率监控判断单元、存储器单元、第一级数据缓存寄存器单元和读控制器单元存储器;所述频率监控判断单元根据输入的低频时钟和工作时钟进行工作时钟频率判断，并将判断结果送往所述第一通路选择器单元和第二通路选择器单元;所述读控制单元存储器输出读命令给所述存储器单元进行读操作，同时在读命令的一个周期后将原始读数据置设置为有效并送至所述第一级有效信号缓存寄存器单元和第二路选择器单元;所述存储器单元根据收到的读命令和工作时钟，在使用工作时钟采样到读命令后，经过其电路固有的读动作延迟时间后输出原始读数据，送到所述第一通路选择器单元和所述第一级数据缓存寄存器单元;所述第一级数据缓存寄存器单元对收到的原始读数据延迟一个周期得到延迟一个周期读数据后送至所述第一通路选择器单元和第二级数据缓存寄存器单元;所述第二级数据缓存寄存器单元对收到的延迟一个周期读数据再延迟一个周期得到延迟两个周期后的读数据后送到所述第一通路选择器单元;所述第一通路选择器单元根据收到的频率监控判断单元输出的判断结果进行通路选择操作，将原始读数据、延迟一个周期后的读数据以及延迟两个周期后的读数据这三个输入中的一路选为输出读数据;所述第一级有效信号缓存寄存器单元将收到的所述原始读数据有效指示位经一级延迟一个周期得到延迟一个周期读数据有效指示位，并送至所述第二级有效信号缓存寄存器单元和所述第二通路选择器单元;所述第二级有效信号缓存寄存器单元将收到的延迟一个周期读数据有效指示位再延迟一个周期得到延迟两个周期读数据有效指示位并发送至所述第二通路选择器单元;所述第二通路选择器单元根据所述工作时钟频率判断的结果进行通路选择操作，将所述原始读数据有效指示位、延迟一个周期读数据有效指示位和延迟两个周期读数据有效指示位这三个输入中的一路选为输出读数据有效指示位。
[0009]进一步的，所述频率监控判断单元进一步包括门阀值存储单元、计数器单元以及多拍切换判断单元，所述门阀值存储单元和计数器单元均连接所述多拍切换判断单元，且计数器单元还连接所述时钟产生单元，所述多拍切换判断单元还连接第一通路选择器单元和第二通路选择器单元；
[0010]所述计数器单元对工作时钟进行计数;所述多拍切换判断单元使用低频时钟对所述计数器单元输出的实时计数值进行采样，并将每次采样值对前一次的采样值做减法操作，得到差值;该差值就代表每个低频时钟周期内有多少个工作时钟周期;得到每个低频时钟周期内有多少个工作时钟周期值后，所述多拍切换判断单元读取所述门阀值存储单元中芯片初始化时预存的档位门阀值，该档位门阀值包括延迟一周期门阀值和延迟两个周期门阀值;将档位门阀值与低频时钟周期内的工作时钟周期值进行比较，判断工作时钟周期落入哪个区间；如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值小，则说明工作时钟周期比较慢，不需要进行延迟处理;如果低频时钟周期内的工作时钟周期值比所述延迟一周期门阀值大，但是小于所述延迟两个周期门阀值，则所述存储器单元需要进行延迟一周期处理；如果低频时钟周期内的工作时钟周期值比延迟两个周期门阀值大，则存储器单元需要进行延迟两个周期处理;所述判断的判断结果被送到所述第一通路选择器单元和第二通路选择器单元作为所述通路选择操作的根据。
[0011 ]本发明具有如下优点:本发明在低频时采用原始的SRAM时序路径，在运行频率超过SRAM的最高频率时，在SRAM的输出端直接增加一级寄存器，从而将整个时序路径几乎从中间打断，将时序路径大幅减短，大幅提尚SRAM的最尚运彳丁频率;且低频和尚频的时序路径能自动完成切换。
【附图说明】
[0012]下面参照附图结合实施例对本发明作进一步的说明。
[0013]图1为本发明芯片自适应调节读数时序路径的装置的结构框图。
[0014]图