单元138可以基于例如低密度奇偶校验(LDPC)码、博斯-查德胡里_霍昆格母(BCH)码、涡轮(turbo)码、里德-索罗门(RS)码、卷积码、递归系统码(RSC)的码调制、网格码调制(TCM)、分组码调制(BCM)等执行错误修正操作。ECC单元138可以包括所有用于错误修正操作的电路、系统或器件。
[0049]协议单元136存储并且管理协议用于控制器130响应于来自主机102的请求控制存储器件150。PMU 140提供并且管理用于控制器130的电源，S卩，用于包括在控制器130中的组成元件的电源。
[0050]NFC 142用作控制器130和存储器件150之间的存储器接口从而允许控制器130响应于来自主机102的请求控制存储器件150。当存储器件150是闪存存储器并且特别地当存储器件150是NAND闪存存储器时，NFC 142在处理器134的控制之下生成用于存储器件150的控制信号并且处理数据。
[0051]存储器144用作存储系统110和控制器130的工作存储器，并且存储用于驱动存储系统I1和控制器130的数据。具体而言，当控制器130响应于来自主机102的请求控制存储器件150时，例如，当控制器130将读取自存储器件150的数据提供到主机102、以及将提供自主机102的数据存储在存储器件150中时，并且为此，当控制器130控制存储器件150的诸如读取、写入、编程和擦除操作的操作时，存储器144存储允许存储系统110执行这种操作(即，在控制器130与存储器件150之间)所需要的数据。
[0052]存储器144可以利用易失性存储器来实施。例如，存储器144可以利用静态随机存取存储器(SRAM)或动态随机存取存储器(DRAM)来实施。如上所述，存储器144存储执行主机102与存储器件150之间的读取和写入操作所需要的数据。为了存储数据，存储器144包括编程存储器、数据存储器、写入缓冲器、读取缓冲器、映射缓冲器等。
[0053]处理器134控制存储系统110的一般操作，并且响应于来自主机102的写入请求或读取请求而控制针对存储器件150的写入操作或读取操作。处理器134驱动被称为闪存转换层(FTL)的固件从而控制存储系统110的一般操作。处理器134可以利用微处理器或中央处理单元(CPU)来实施。
[0054]用于执行存储器150的“毁坏管理”(例如坏块管理)的管理单元(未示出)包括在处理器134中。所述管理单元检查包括在存储器件150中的多个存储块，找出这些毁坏的块(对于未来的使用而言处于不理想状态)并且执行坏块管理。当存储器件150为闪存存储器，例如NAND闪存存储器时，由于NAND逻辑功能的特性，在写入操作(例如编程操作)期间，可能发生编程失败。“毁坏管理”也就是坏块管理意味着将其中发生了编程失败的存储块处理作为毁坏的，并且将编程失败的数据编程到新的存储块中。接下来，将参照图2到图11对根据实施例的存储系统中的存储器件进行详细描述。
[0055]图2是图示了图1所示的存储系统110中的存储器件150的图示。
[0056]参照图2，存储器件150包括多个块，例如第零块(BLOCKO) 210、第一块(BLOCKl) 220、第二块(BL0CK2) 230 和第 N-1 块(BL0CKN-1) 240 0 块 210、220、230 和 240 中的每一个包括多个页，例如2M个页(2m PAGES)。虽然为了便于解释而描述为多个存储块中的每一个包括2M个页，应当注意的是多个存储块中的每一个可以包括M个页。页中的每一个包括电耦接到多个字线的多个存储单元。
[0057]同样，存储器件150可以包括多个根据被存储在每个存储单元或在其中进行表达的位数目而作为单电平单元(SLC)存储块和多电平单元(MLC)存储块的存储块。SLC存储块包括多个由存储单元实施的页，所述存储单元中的每一个都能够存储I位数据，并且可以具有高速数据计算性能和优良的耐久性。MLC存储块包括多个由存储单元实施的页，所述存储单元中的每一个都能够存储多位数据，例如，两位或更多位数据，并且可以具有大于SLC存储块的数据储存虚设间，也就是说，可以被高度集成。包括多个由存储单元实施的页且所述存储单元中的每一个都能够存储3位数据的MLC存储块可以被定义为三电平单元(TLC)存储块。
[0058]存储块210、220、230和240中的每一个在写入操作期间存储提供自图1的主机器件102的数据，并且在读取操作期间将存储的数据提供到主机102。
[0059]图3是图示了根据本发明实施例的存储器件中的存储块的电路图。
[0060]参照图3，存储器件300的存储块330可以包括多个单元串340，所述多个单元串分别电耦接到位线BLO到BLm-1。每一列的单元串340可以包括至少一个漏极选择晶体管DST以及至少一个源极选择晶体管SST。在选择晶体管DST和SST之间可以串行电耦接多个存储单元或多个存储单元晶体管MCO到MCn-1。相应的存储单元MCO到MCn-1可以由多电平单元(MLC)进行配置，其中每一个多电平单元存储多个位的数据信息。所述串340可以分别电耦接到对应的位线BLO到BLm-1。用于参考，在图3中，“DSL”指代漏极选择线，“SSL”指代源极选择线并且“CSL”指代公共源极线。
[0061]虽然图3中作为示例示出了由NAND闪存存储单元配置的存储块330，应当注意的是根据实施例的存储器件300的存储块330不限于NAND闪存存储器并且可以由NOR闪存存储器、其中合并有至少两种存储单元的混合闪存存储器、或单-NAND闪存存储器，其中在存储器芯片中内置控制器。半导体器件的操作性能不仅适用于其中电荷储存层由传导浮栅配置的闪存存储器件而且适用于其中电荷储存层由介电层配置的电荷捕获闪存(CTF)。
[0062]存储器件300的电压供给块310可以提供根据操作模式而被供应给各自的字线的字线电压，例如编程电压、读取电压和通过电压，以及将被供应给体块(例如存储单元所形成在阱区)的的电压。电压供给块310可以在控制电路(未示出)的控制之下执行电压生成操作。所述电压供给块310可以生成多个可变的读取电压从而生成多个读取数据、在控制电路的控制之下选择存储单元阵列的存储块或扇区中的一个、选择所选择的存储块的字线中的一个、并且将字线电压提供给所选择的字线和未选择的字线。
[0063]存储器件300的读取/写入电路320由控制电路控制，并且可以根据操作模式而用作感测放大器或写入驱动器。例如，在验证/正常读取操作期间，读取/写入电路320可以用作感测放大器用于从存储单元阵列读取数据。同样，在编程操作期间，读取/写入电路320可以用作写入驱动器，其根据将被存储在存储单元阵列中的数据来驱动位线。读取/写入电路320可以在编程操作期间从缓冲器(未示出)接收将被写入存储单元阵列中的数据，并且可以根据所输入的数据驱动位线。为了达到该目的，读取/写入电路320可以包括多个页缓冲器322、324和326，其分别对应于列(或位线)或成对的列(或成对的位线)，并且在页缓冲器322、324和326中的每一个中可以包括多个锁存器(未示出)。
[0064]下面，将参照图4到图11针对根据实施例的存储系统中的存储器件150进行详细的描述，此时存储器件是利用三维(3D)非易失性存储器件来实施的。
[0065]图4为图示了图2所示的存储器件150的存储块的框图。
[0066]参照图4，存储器件150可以包括多个存储块BLKO到BLKN-1，并且存储块BLKO到BLKN-1中的每一个可以实现为三维(3D)结构或垂直结构。例如，相应的存储块BLKO到BLKN-1可以包括在第一方向、第二方向和第三方向上延伸的结构，例如，X轴方向、y轴方向以及z轴方向。
[0067]相应的存储块BLKO到BLKN-1可以包括多个沿第二方向延伸的NAND串NS。所述多个NAND串NS可以被提供在第一方向和第三方向上。每个NAND串NS可以电耦接到位线BL、至少一个源极选择线SSL、至少一个接地选择线GSL、多个字线WL、至少一个虚设字线DffL以及公共源极线CSL。即相应的存储块BLKO到BLKN-1可以电耦接到多个位线BL、多个源极选择线SSL、多个接地选择线GSL、多个字线WL、多个虚设字线DWL以及多个公共源极线CSL0
[0068]图5是图4所示的多个存储块BLKO到BLKN-1中的特定存储块的透视图。图6是沿着图5所示的存储块BLKi的线1-1’的横截面图。
[0069]参照图5和图6，在存储器件150的多个存储块中的特定的存储块BLKi可以包括在第一到第三方向上延伸的结构。
[0070]可以提供衬底5111。所述衬底5111包括掺杂有第一类型杂质的硅材料。例如，衬底5111可以包括掺杂有P型杂质的硅材料或为P型阱，例如口袋状P型阱，并且包括围绕着P型阱的η型阱。虽然出于便于解释的原因在实施例中假设衬底5111为P型硅，应当注意的是衬底5111并不限于为P型硅。
[0071]可以在衬底5111之上提供沿第一方向延伸的多个掺杂区域5311到5314。例如，多个掺杂区域5311到5314可以包括与衬底5111不同的第二类型杂质。例如，多个掺杂区域5311到5314可以掺杂有η型杂质。虽然出于便于解释的原因在实施例中假设第一到第四掺杂区域5311到5314为η型，应当注意的是第一到第四掺杂区域5311到5314并不限于为η型。
[0072]在衬底5111之上的位于第一掺杂区域5311和第二掺杂区域5312之间的区域中，可以在第二方向上顺续地提供沿第一方向延伸的多个介电材料5112。例如，多个介电材料5112和衬底5111可以在第二方向上彼此间隔开预定的距离。例如，多个介电材料5112可以在第二方向上彼此间隔开预定的距离。例如，介电材料5112可以包括例如二氧化硅的介电材料。
[0073]在衬底5111之上的位于第一掺杂区域5311和第二掺杂区域5312之间的区域中，可以提供顺序设置在第一方向上并且在第二方向上穿过介电材料5112的多个柱体5113。例如，所述多个柱体5113可以分别穿过介电材料5112并且可以与衬底5111电耦接。例如，每个柱体5113可以由多种材料来配置。例如每个柱体5113的表面层5114可以包括掺杂有第一类型杂质的硅材料。例如每个柱体5113的表面层5114可以包括掺杂有与衬底5111相同类型的杂质的硅材料。虽然出于便于解释的原因在实施例中假设每个柱体5113的表面层5114包括P型硅，应当注意的是每个柱体5113的表面层5114不限于P型硅。
[0074]每个柱体5113的内层5115可以由介电材料形成。例如，每个柱体5113的内层5115可以由例如二氧化硅的介电材料填充。
[0075]在第一掺杂区域5311和第二掺杂区域5312之间的区域，可以沿着介电材料5112、柱体5113和衬底5111的暴露表面提供介电层5116。例如，介电层5116的厚度可以小于介电材料5112之间距离的一半。换句话说，其中可以设置除了介电材料5112和介电层5116之外的材料的区域可以被提供在(i)设置在第一介电材料的介电材料5112的底表面之上的介电层5116与(ii)设置在第二介电材料的介电材料5112的顶表面之上的介电层5116之间。所述介电材料5112位于第一介电材料下方。
[0076]在第一掺杂区域5311和第二掺杂区域5312之间的区域，在介电层5116的暴露表面之上提供传导材料5211到5291。例如，沿第一方向延伸的传导材料5211可以被提供在与衬底5111相邻的介电材料5112和衬底5111之间。特别地，沿第一方向延伸的传导材料5211可以被提供在(i)设置在衬底5111之上的介电层5116和(ii)设置在与衬底5111相邻的介电材料5112的底表面之上的介电层5116之间。
[0077]沿第一方向延伸的传导材料可以被提供在(i)设置在特定介电材料的介电材料5112的顶表面之上的介电层5116和(ii)设置在另一介电材料的介电材料5112(其设置在特定介电材料5112之上)的底表面之上的介电层5116之间。例如