于所选择的行中的NAND串NS可以以列为单位被选择。
[0108]在每个NAND串NS中，可以提供虚设存储单元DMC。在图8中，虚设存储单元DMC被提供在每个NAND串NS中的第三存储单元MC3和第四存储单元MC4之间。也就是说，可以在虚设存储单元DMC和接地选择晶体管GST之间提供第一存储单元MCl到第三存储单元MC3。可以在虚设存储单元DMC和源极选择晶体管SST之间提供第四存储单元MC4到第六存储单元MC6。每一 NAND串NS的存储单元MC可以通过虚设存储单元DMC而被划分为存储单元群组。在所划分的存储单元群组中，相邻于接地选择晶体管GST的存储单元(例如，MCl到MC3)可以被称为下存储单元群组，并且相邻于源极选择晶体管SST的存储单元(例如，MC4到MC6)可以被称为上存储单元群组。
[0109]下面，将参照图9到图11进行详细描述，此时根据实施例的存储系统中的存储器件采用具有与第一结构不同的结构的三维(3D)非易失性存储器件来实施。
[0110]图9的透视图，其示意性地图示了根据该实施例的存储器件具有第二结构的三维(3D)非易失性存储器件来实施时的结构并且示出了图4的多个存储块中具有第二结构的特定存储块BLKj，其中所述第二结构不同于上面参照图5到图8所描述的第一结构；以及图10是图示了沿着图9的线VI1-Vir的特定存储块BLKj的横截面图。
[0111]参照图9和图10，在图1的存储器件150的多个存储块中的特定存储块BLKj可以包括在第一到第三方向上延伸的结构。
[0112]可以提供衬底6311。例如，所述衬底6311包括掺杂有第一类型杂质的硅材料。例如，衬底6311可以包括掺杂有P型杂质的硅材料或为P型阱，例如口袋状P讲，并且包括围绕着P型阱的η型阱。虽然出于便于解释的原因在实施例中假设衬底6311为P型硅，应当注意的是衬底6311并不限于为P型硅。
[0113]在衬底6311之上提供沿X轴方向和y轴方向延伸的第一传导材料6321到第四传导材料6324。所述第一传导材料6321到第四传导材料6324在z轴方向上被预定距离分隔开。
[0114]在衬底6311之上提供沿X轴方向和I轴方向延伸的第五传导材料6325到第八传导材料6328。所述第五传导材料6325到第八传导材料6328提供为在z轴方向上被预定距离分隔开。所述第五传导材料6325到第八传导材料6328提供为在y轴方向上与第一传导材料6321到第四传导材料6324分隔开。
[0115]提供多个穿过第一传导材料6321到第四传导材料6324的下柱体DP。每一个下柱体DP沿z轴方向延伸。同样，提供多个穿过第五传导材料6325到第八传导材料6328的上柱体UP。每一个上柱体UP沿Z轴方向延伸。
[0116]下柱体DP和上柱体UP中的每一个包括内部材料6361、中间层6362以及表面层6363。中间层6362用作单元晶体管的沟道。表面层6363包括包括阻挡介电层、电荷储存层和隧穿介电层。
[0117]下柱体DP和上柱体UP通过管型栅极PG电耦接。所述管型栅极PG可以设置在衬底6311中。例如，管型栅极PG可以包括与下柱体DP和上柱体UP相同的材料。
[0118]在下柱体DP之上提供沿X轴方向和y轴方向延伸的第二类型掺杂材料6312。例如，第二类型的掺杂材料6312可以包括η型硅材料。第二类型的掺杂材料6312用作公共源极线CSL。
[0119]在上柱体UP之上提供漏极6340。例如，漏极6340可以包括η型硅材料。在漏极6340之上提供沿y轴方向延伸的第一上传导材料6351和第二上传导材料6352。
[0120]所述第一上传导材料6351和第二上传导材料6352在X轴方向上间隔开。例如第一上传导材料6351和第二上传导材料6352可以用金属形成。举例来说，第一上传导材料6351和第二上传导材料6352和漏极6340可以通过接触插塞彼此电耦接。第一上传导材料6351和第二上传导材料6352分别用作第一位线BLl和第二位线BL2。
[0121]第一传导材料6321用作源极选择线SSL，第二传导材料6322用作第一虚设字线DWLl，并且第三传导材料6323和第四传导材料6324分别用作第一主字线MffLl和第二主字线MWL2。第五传导材料6325和第六传导材料6326分别用作第三主字线MWL3和第四主字线MWL，第七传导材料6327用作第二虚设字线DWL2，并且第八传导材料6328用作漏极选择线 DSL。
[0122]下柱体DP和相邻于下柱体DP的第一传导材料6321到第四传导材料6324形成下串。上柱体UP和相邻于上柱体UP的第五传导材料6325到第八传导材料6328形成上串。下串和上串通过管型栅极PG电耦接。下串的一端电耦接到具有第二类型的用作公共源极线CSL的掺杂材料6312。上串的一端通过漏极6340电耦接到对应的位线。一个下串和一个上串形成一个单元串，其电耦接在具有第二类型的用作公共源极线CSL的掺杂材料6312与用作位线BL的上传导材料层6351和6352中的对应的一个之间。
[0123]也就是说，下串包括源极选择晶体管SST、第一虚设存储单元DMC1、以及第一主存储单元MMCl和第二主存储单元MMC2。上串包括第三主存储单元MMC3、第四主存储单元MMC4、第二虚设存储单元DMC2以及漏极选择晶体管DST。
[0124]在图9和图10中，上串和下串可以形成NAND串NS，并且所述NAND串NS可以包括多个晶体管结构TS。由于对包括在图9和图10中的NAND串NS中的晶体管结构已经在上面参照图7进行了详细描述，因此在此省略对其详细的描述。
[0125]图11是图示了具有如上面参照图9和图10所描述的第二结构的存储块BLKj的等效电路的电路图。出于便于解释的目的，仅示出了在第二结构中所实现的特定存储块BLKj中形成了对的第一串和第二串。
[0126]参照图11，在如同上面参照图9和图10所描述的存储器件150的多个块之中的具有第二结构的特定存储块BLKj中，单元串将以定义多个对的方式来提供，其中所述单元串的每一个采用通过管型栅极PG电耦接的上串和下串来实施。
[0127]也即，在具有第二结构的特定存储块BLKj中，沿着第一通道CHl (未示出)堆叠的存储单元CGO到CG31，例如，至少一个源极选择栅极SSGl和至少一个漏极选择栅极DSGl可以形成第一串ST1，并且沿着第二通道CH2(未示出)堆叠的存储单元CGO到CG31，例如，至少一个源极选择栅极SSG2和至少一个漏极选择栅极DSG2可以形成第二串St2。
[0128]第一串STl和第二串ST2电耦接到相同的漏极选择线DSL和相同的源极选择线SSL0第一串STl电耦接到第一位线BL1，并且第二串ST2电耦接到第二位线BL2。
[0129]虽然出于便于解释的目的，在图11中描述为第一串STl和第二串ST2电耦接到相同的漏极选择线DSL和相同的源极选择线SSL，然而可以构思为第一串STl和第二串ST2电耦接到相同的源极选择线SSL和相同的位线BL，第一串STl电耦接到第一漏极选择线DSLl并且第二串ST2电耦接到第二漏极选择线DSL2，或可以构思为第一串STl和第二串ST2电耦接到相同的漏极选择线DSL和相同的位线BL，第一串STl电耦接到第一源极选择线SSLl并且第二串ST2电耦接到第二源极选择线SSL2。以下将参照图12和图13进行详细描述，其描述根据实施例的存储系统中的存储器件的数据处理(即数据读取和写入操作)。
[0130]图12是图示了关于根据实施例的存储系统中的存储器件的数据处理操作的示意性图示。在实施例中，在图1所示的存储系统110中，在将对应于接收自主机102的写入命令/读取命令的写入数据/读取数据存储在包括在控制器130的存储器144中的缓冲器/高速缓冲器(buffer/cache)(例如，写入缓冲器/高速缓冲器或读取缓冲器/高速缓冲器，特别是写入缓冲器/高速缓冲器)中之后，存储在缓冲器/高速缓冲器中的数据被编程在从存储器件150所包括的多个存储块中选择出的特定存储块中，并且被编程在所述特定的存储块中的数据被复制/备份在在另一个存储块中。
[0131 ] 在一个实施例中，控制器执行存储系统中的数据处理操作。然而，在另一个实施例中，包括在控制器130中的处理器134可以执行数据处理。在一个实施例中，对应于接收自主机102的写入命令/读取命令的写入数据/读取数据存储在被包括在控制器130的存储器144中的缓冲器/高速缓冲器中，特别地，写入缓冲器/高速缓冲器中。然而，在另一个实施例中，数据可以存储在包括在上面参照图3所描述的存储器件300的多个页缓冲器322、324和326、多个锁存器或外部存储器件中。
[0132]在一个实施例中，为了执行关于作为牺牲块的编程有来自缓冲器/高速缓冲器的数据的特定存储块的垃圾回收(GC)，被编程在被称为牺牲块的特定存储块的有效页中的数据被复制/备份在另一个被称为GC块的存储块中。在另一个实施例中，可以通过在存储器件150所包含的多个存储块中进行数据复制/备份来对数据进行编程。
[0133]参照图1和图12，在将对应于接收自主机102的写入命令/读取命令的写入数据/读取数据(例如，写入数据)存储在包括在控制器130的存储器144的缓冲器(Buffer) 1200中之后，控制器130将存储在缓冲器1200中的数据编程在存储器件150的特定存储块中。例如，控制器130将存储在缓冲器1200中的数据编程在第零块(BlockO) 1210中并且将编程在第零块1210(牺牲块)中的数据复制/备份(即，编程)到另一个特定块(GC块)中，例如，第四块(Block4) 1255ο
[0134]控制器130将对应于来自主机102的写入命令的写入数据存储在缓冲器1200中，例如，逻辑页号2的数据(之后，称为“数据2”) 1202、逻辑页号3的数据(之后，称为“数据3”)1204、逻辑页号I的数据(之后，称为“数据I”)1206以及逻辑页号4的数据(之后，称为“数据4”)1208。
[0135]控制器130将存储在缓冲器1200中的数据1201、1204、1206以及1208编程在多个存储块中对应于MAP信息的特定的存储块中，例如第零块1210。也就是说，控制器130将存储在缓冲器1200中的数据21202、数据31204、数据11204以及数据41208编程在包括在第零块1210中的页中。特别地，控制器130将数据21202编程在第零块1210的第零页(PageO) 1220中，将数据31204编程在第零块1210的第一页(Pagel) 1230中，将数据11206编程在第零块1210的第二页(Page2) 1240中，并且将数据41208编程在第零块1210的第三页(Page3) 1250 中。
[0136]在将存储在缓冲器1200中的数据21202编程在第零页1220的数据区域1222中之后，控制器130记录将被编程在第一页1230中的数据(即数据31204)的位置信息。也就是说，数据31204的位置信息被存储在第零页1220的空闲区域1224中。数据31204的位置信息可以存储为逻辑块地址(LBA)。因此，控制器130将存储在缓冲器1200中的数据21202编程在第零页1220的数据区域1222中并且将存储在缓冲器1200中的数据31204的位置信息记录在第零页1220的空闲区域1224中。相应地，针对第零块1210的第零页1220的编程完成。也即，第零块1210的第零页1220的编程成功。
[0137]在将存储在缓冲器1200中的数据31204编程在第一页1230的数据区域1232中之后，控制器130将即将被编程在第一页1230之后的第二页1240中的数据(即数据11206)的位置信息记录在第一页1230的空闲区域1234中。换句话说，数据11206的位置信息被存储在第一页1230的空闲区域1234中。数据11206的位置信息可以存储为LBA。也即，控制器130将存储在缓冲器1200中的数据31204编程在第一页1230的数据区域1232中并