应用于近/亚阈值数字电路的统计静态时序分析方法
【专利摘要】本发明公开了一种应用于近/亚阈值数字电路的统计静态时序分析方法，包括：降低标准单元库的工作电压至阈值电压附近，对近/亚阈值标准单元库进行功能仿真与特征化建模；采用概率延时分析算法对路径延时进行快速分析与排序；采用Monte Carlo分析策略以及3σ判决标准对可疑路径精确分析，进一步提高时序可靠性。本发明针对近/亚阈值数字电路时序分析的可靠性问题，提出一种精确、可靠、快速的统计静态时序分析方法，充分考虑工艺偏差对路径时序的影响，解决了近/亚阈值数字电路时序分析的可靠性问题。与传统的静态时序分析方法以及基于Hspice的时序仿真方法相比，本发明在时序分析准确性和效率方面优势显著。
【专利说明】
应用于近/亚闕值数字电路的统计静态时序分析方法
技术领域
[0001] 本发明设及低功耗集成电路设计领域，具体设及一种应用于近/亚阔值数字电路 的统计静态时序分析方法。
【背景技术】
[0002] 随着单忍片集成度的不断提高，功耗已经成为制约集成电路发展的关键因素。降 低忍片工作电压一直是最有效的低功耗技术，传统的技术降低电压幅度非常有限，忍片的 真实工作电压往往高于阔值电压。亚阔值技术是让忍片的工作电压降低到阔值或者阔值W 下，仅用亚阔值状态下的微弱电流来驱动电路，实现极低的功耗。
[0003] 然而，由于工艺偏差的影响，近/亚阔值电路稳定性严重恶化，使得近/亚阔值数字 电路的时序分析异常复杂，表现为：
[0004] 1)工艺偏差导致标准单元延时呈现较分散的概率分布，而且很难用表达式准确拟 合运种分布趋势；
[0005] 2)局部工艺偏差使得各个标准单元延时变化趋势呈现非一致性，导致数据路径延 时呈现更为复杂的分布状态；
[0006] 3)寄存器的建立/保持检查时间，在工艺偏差的影响下也呈现概率分布状态。
[0007] 显然，基于传统工艺角的时序分析方法已经失效，而利用化pice仿真工具虽然可 W定量分析工艺偏差对路径延时的影响，但是非常耗时，对于大规模数字电路而言不可行。 [000引因此，亟需一种快速、精确的近/亚阔值数字电路时序分析方法，解决其时序可靠 性和稳定性问题。
【发明内容】
[0009] (一)要解决的技术问题
[0010] 有鉴于此，本发明的主要目的在于提供一种应用于近/亚阔值数字电路的统计静 态时序分析方法，通过引入工艺偏差模型，利用概率延时分析算法和Monte Carlo工具，快 速、准确的完成近/亚阔值数字电路时序可靠性分析。
[00川（二)技术方案
[0012] 为达到上述目的，本发明提供了一种应用于近/亚阔值数字电路的统计静态时序 分析方法，包括：
[0013] 步骤1:降低标准单元库的工作电压至阔值电压附近，对近/亚阔值标准单元库进 行功能仿真与特征化建模；
[0014] 步骤2:采用概率延时分析算法对路径延时进行快速分析与排序；
[001日]步骤3:采用Monte Carlo分析策略W及3σ判决标准对可疑路径精确分析，进一步 提高时序可靠性。
[0016]上述方案中，步骤1中所述降低标准单元库的工作电压至阔值电压附近，是基于 CMOS目标工艺，将标准单元库的工作电压降至阔值电压附近，并为功能仿真准备两方面数 据:通过Calibre提取带有寄生参数的标准单元电路网表，W及带有工艺偏差的晶体管模 型。
[0017] 上述方案中，步骤1中所述对近/亚阔值标准单元库进行功能仿真与特征化建模， 是采用"输入噪声20%、输出误差10%"的标准，判断近/亚阔值标准单元库的功能正确性并 特征化建模。
[0018] 上述方案中，所述标准单元库的功能正确性判决标准"输入噪声20%、输出误差 10%"，是指输入信号电平上叠加20%噪声的条件下，输出信号电平误差低于10%，W此标 准为依据，进行近/亚阔值标准单元库功能仿真与特征化建模。
[0019] 上述方案中，所述步骤2包括:首先基于近/亚阔值标准单元库，对目标设计进行预 综合与物理设计，然后，采用概率延时分析算法计算出工艺偏差条件下的最长/最短路径延 时、次长/次短路径延时、第Ξ最长/第Ξ最短路径延时，进而快速对路径延时进行分析与排 序。
[0020] 上述方案中，所述采用概率延时分析算法计算工艺偏差条件下的最长/最短路径 延时、次长/次短路径延时、第Ξ最长/第Ξ最短路径延时，采用的是近/亚阔值状态下路径 延时模型，该模型具体为：
[0021]
[0022] 上式中，tdelay,sub为时序路径延时，N为路径包含的延时单元个数，i为小于或等于N 的自然数，K为延时修正参数，Cg为输出负载电容，Vdd为工作电压，1〇为漏电流，Vt为晶体管阔 值电压，η为亚阔值斜率因子，Vth为热电压，考虑工艺偏差模型，阔值电压呈现正态分布，概 率延时分布算法计算所有路径延时的概率分布情况，并利用延时分布集中度衡量标准曰/μ 参量，确定延时最长和最短的关键路径。
[0023] 上述方案中，步骤3中所述采用Monte Carlo分析策略W及3〇判决标准对可疑路径 精确分析，是对可疑路径延时进行精确的Monte Carlo分析，W路径延时概率分布满足3曰标 准作为时序可靠性判决标准，修改可疑路径的物理设计直至其延时概率分布满足上述标 准。
[0024] 上述方案中，所述可疑路径延时至少包括:最长/最短路径延时和次长/次短路径 延时。
[0025] 上述方案中，所述Monte Carlo分析采用W下分析条件:提取带有寄生参数的可疑 路径网表、引用带有工艺偏差的晶体管模型、溫度变化-40~125Γ、输入信号电平加入20% 噪声、迭代次数10000次。
[0026] (立巧益效果
[0027] 从上述技术方案可W看出，本发明具有W下有益效果：
[0028] 1、本发明提供的应用于近/亚阔值数字电路的统计静态时序分析方法，首先对近/ 亚阔值标准单元库进行仿真与特征化建模，在标准单元库层次就为后续时序可靠性分析提 供准确的延时模型。然后，采用概率延时分析算法对路径延时进行快速分析与排序，解决传 统时序分析方法不准确W及化pice分析方法效率低下等问题。最终，采用Monte Carlo分析 策略W及3σ判决标准，对可疑路径精确分析，进一步提高时序可靠性。
[0029] 2、本发明针对近/亚阔值数字电路时序分析的可靠性问题，提出一种精确、可靠、 快速的统计静态时序分析方法，充分考虑工艺偏差对路径时序的影响，解决了近/亚阔值数 字电路时序分析的可靠性问题。与传统的静态时序分析方法W及基于化pice的时序仿真方 法相比，本发明在时序分析准确性和效率方面优势显著。
【附图说明】
[0030] 下面结合附图和实例对本发明做进一步说明：
[0031] 图1是依照本发明实施例的应用于近/亚阔值数字电路的统计静态时序分析方法 流程图；
[0032] 图2是本发明实施例中近/亚阔值标准单元库的仿真方法；
[0033] 图3是本发明实施例中关于"输入噪声20%、输出误差10%"功能判决标准及仿真 方案；
[0034] 图4是本发明实施例中近/亚阔值或非口 N0R2化单元的仿真结果(0.4V条件下）；
[0035] 图5是本发明实施例的测试电路FIR预综合/物理设计及概率延时分析算法；
[0036] 图6是本发明实施例中的基于概率延时分析算法分析得到的FIR所有路径延时分 布情况；
[0037] 图7是本发明实施例中的可疑路径延时Monte化rlo分析结果；
[0038] 图8是依照本发明实施例中的近/亚阔值测试电路FIR忍片照片。
【具体实施方式】
[0039] 为使本发明的目的、技术方案和优点更加清楚明白，W下基于中忍国际SMIC 130nm CMOS工艺对近/亚阔值测试电路8bit，4阶FIR时序可靠性进行分析，W此为具体实施 例，并参照附图，对本发明进一步详细说明。
[0040] 图1是依照本发明实施例的近/亚阔值数字电路的统计静态时序分析方法及流程， 主要包括W下步骤：
[0041] 步骤1:降低标准单元库的工作电压至阔值电压附近，对近/亚阔值标准单元库进 行功能仿真与特征化建模，在标准单元库层次就为后续时序可靠性分析提供准确的延时模 型；
[0042] 步骤2:采用概率延时分析算法对路径延时进行快速分析与排序，解决传统时序分 析方法不准确W及高精度电路仿真化spice)分析方法效率低下等问题；
[0043] 步骤3:采用蒙特卡洛(Monte化rlo)分析策略W及30判决标准对可疑路径精确分 析，进一步提高时序可靠性。
[0044] 图1中，步骤1中所述降低标准单元库的工作电压至阔值电压附近，是基于CMOS目 标工艺，将标准单元库的工作电压降至阔值电压附近，并为功能仿真准备两方面数据:通过 新思科技Synopsys的寄生参数提取工具（Calibre)提取带有寄生参数的标准单元电路网 表，W及带有工艺偏差的晶体管模型。对近/亚阔值标准单元库进行功能仿真与特征化建 模，是采用"输入噪声20%、输出误差10%"的标准，判断近/亚阔值标准单元库的功能正确 性并特征化建模。标准单元库的功能正确性判决标准"输入噪声20%、输出误差10%"，是指 输入信号电平上叠加20%噪声的条件下，输出信号电平误差低于10%，W此标准为依据，进 行近/亚阔值标准单元库功能仿真与特征化建模。
[0045] 图1中，步骤2包括:首先基于近/亚阔值标准单元库，对目标设计进行预综合与物 理设计，然后，采用概率延时分析算法计算出工艺偏差条件下的最长/最短路径延时、次长/ 次短路径延时、第Ξ最长/第Ξ最短路径延时，进而快速对路径延时进行分析与排序。采用 概率延时分析算法计算工艺偏差条件下的最长/最短路径延时、次长/次短路径延时、……， 采用的是近/亚阔值状态下路径延时模型，该模型具体为：
[0046]
[0047] 上式中，tdelay,sub为时序路径延时，N为路径包含的延时单元个数，i为小于或等于N 的自然数，K为延时修正参数，Cg为输出负载电容，Vdd为工作电压，1〇为漏电流，Vt为晶体管阔 值电压，η为亚阔值斜率因子，Vth为热电压，考虑工艺偏差模型，阔值电压呈现正态分布。概 率延时分布算法计算所有路径延时的概率分布情况，并利用延时分布集中度衡量标准曰/μ 参量，确定延时最长和最短的关键路径，其中离散系数σ/μ为标准差与平均数的比值。
[004引图1中，步骤3中所述采用Monte Carlo分析策略W及拉依达准则（又称30准则)对 可疑路径精确分析，是对可疑路径延时进行精确的Monte Carlo分析，W路径延时概率分布 满足3σ标准作为时序可靠性判决标准，修改可疑路径的物理设计直至其延时概率分布满足 上述标准。可疑路径延时至少包括：最长/最短路径延时和次长/次短路径延时。Monte 化rlo分析采用W下分析条件:提取带有寄生参数的可疑路径网表、引用带有工艺偏差的晶 体管模型、溫度变化-40~125 °C、输入信号电平加入20 %噪声、迭代次数10000次。
[0049] 上述步骤具体操作如下文所示。
[0050] 图2是依照本发明实施例的近/亚阔值标准单元库仿真方法。基于中忍国际SMIC 130nm CMOS工艺，将标准单元库工作电压降至0.4V，进行电路稳定性量化评价。首先，搭建 仿真环境需要W下数据:带工艺偏差的晶体管模型、通过化libre提取带有寄生参数的标准 单元电路网表、W及带有20%噪声的输入信号电平。仿真时，考虑溫度变化范围-40~125 °C，在输入信号上叠加20%噪声，输出信号电平误差小于10%，W此为判决标准，对近/亚阔 值标准单元库功能进行仿真，如图3。在不同溫度下，对标准单元库的不同工作模式进行 Monte化rlo仿真，迭代次数10000次。对每次仿真，测量并保存其稳定时的输出电平。
[0051 ]图4是0.4V工作电压下，对N0R2化单元的A_hl_B_hl工作模式的仿真结果，可见输 出信号的电平呈现出离散分布，大部分能够达到理想高电平，但也有部分输出偏离理想电 平，存在一定误差。统计所有输出误差结果，误差小于10%的认为功能正确，W30标准判断 单元库的稳定性，即功能正确的仿真次数要大于99.87%。否则，需要调整工作电压或晶体 管尺寸，重新仿真评价，直至满足3σ判断标准。
[0052]图5是依照本发明实施例的测试电路FIR预综合/物理设计W及概率延时分析算 法。使用新思科技Synopsys的单元库特征化工具（SiliconSmart)工具对功能正确的近/亚 阔值标准单元库进行特征化建模，提取0.4V低电压状态下的FF和SS工艺角延时信息。暂时 不考虑工艺偏差的影响，基于生成的标准单元库模型，对测试电路FIR进行预综合与物理设 计。然后，引入工艺偏差条件下晶体管阔值电压Vt的分布模型，建立概率延时分析算法计算 出工艺偏差条件下的最长/最短路径延时、次长/次短路径延时快速对路径延时进行排序与 分类。概率延时分布算法计算所有路径延时的概率分布情况，并利用延时分布集中度衡量 标准σ/μ参量，确定延时最长和最短的关键路径。
[0053] 图6是依照本发明实施例中的基于概率延时分析算法得出的FIR所有路径延时分 布情况。测试电路FIR按照lOOMHz工作频率进行约束，图中slack值越小，表示路径延时越 大。存在时序违反风险的关键路径包括:70条延时最大的路径和49条延时最小的路径。最长 的路径延时会引起建立时间（setup time)违反，导致忍片工作频率下降，性能降低。最短的 路径延时则会引起保持时间化old time)违反，直接导致FIR忍片失效。为保证时序可靠性， 对测试电路FIR路径延时中的可疑路径延时（最长/最短路径延时、次长/次短路径延时等） 进行精确的Monte Carlo分析，路径延时Monte Carlo分析条件包括:提取带有寄生参数的 可疑路径晶体管级网表、引用带有工艺偏差的晶体管模型、溫度变化-40~125Γ、输入信号 电平加入20%噪声、迭代次数10000次。
[0054] 由于考虑工艺偏差因素，路径延时呈现概率分布状态，某可疑路径延时Monte Carlo分析结果如图7所示。此时，引入延时分布集中度判决30标准，即10000次仿真结果中 路径延时分布集中度要超过99.87%。按照上述方法对FIR中可疑路径进行精确分析，如遇 延时分布集中度不满足3σ标准，则修改路径的延时单元(调整延时单元驱动能力/增加或减 少延时单元)直至路径延时满足要求。
[0055] 图8是依照本发明实施例中的近/亚阔值测试电路FIR忍片照片。FIR忍片采用标准 的模拟输入输出端口进行信号传输，输入输出缓存（I〇_BUF)采用低电压设计，一方面将外 部输入的低电压信号直接送至FIR内核化LV_FIR)进行运算处理，另一方面I0_BUF增强输出 信号的驱动能力，确保低电压信号可W驱动模拟输出端口。
[0056] W上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详 细说明，所应理解的是，W上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡 在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保 护范围之内。
【主权项】
1. 一种应用于近/亚阈值数字电路的统计静态时序分析方法，其特征在于，包括： 步骤1:降低标准单元库的工作电压至阈值电压附近，对近/亚阈值标准单元库进行功 能仿真与特征化建模； 步骤2:采用概率延时分析算法对路径延时进行快速分析与排序； 步骤3:采用Monte Carlo分析策略以及3〇判决标准对可疑路径精确分析，进一步提高 时序可靠性。2. 根据权利要求1所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，步骤1中所述降低标准单元库的工作电压至阈值电压附近，是基于CMOS目标工艺，将 标准单元库的工作电压降至阈值电压附近，并为功能仿真准备两方面数据:通过Calibre提 取带有寄生参数的标准单元电路网表，以及带有工艺偏差的晶体管模型。3. 根据权利要求1所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，步骤1中所述对近/亚阈值标准单元库进行功能仿真与特征化建模，是采用"输入噪声 20%、输出误差10%"的标准，判断近/亚阈值标准单元库的功能正确性并特征化建模。4. 根据权利要求3所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，所述标准单元库的功能正确性判决标准"输入噪声20%、输出误差10%"，是指输入信 号电平上叠加20%噪声的条件下，输出信号电平误差低于10%，以此标准为依据，进行近/ 亚阈值标准单元库功能仿真与特征化建模。5. 根据权利要求1所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，所述步骤2包括： 首先基于近/亚阈值标准单元库，对目标设计进行预综合与物理设计，然后，采用概率 延时分析算法计算出工艺偏差条件下的最长/最短路径延时、次长/次短路径延时、第三最 长/第三最短路径延时，进而快速对路径延时进行分析与排序。6. 根据权利要求5所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，所述采用概率延时分析算法计算工艺偏差条件下的最长/最短路径延时、次长/次短 路径延时、第三最长/第三最短路径延时，采用的是近/亚阈值状态下路径延时模型，该模型 具体为：上式中，tdelay,sub为时序路径延时，N为路径包含的延时单元个数，i为小于或等于N的自 然数，K为延时修正参数，Cg为输出负载电容，VDD为工作电压，1〇为漏电流，VT为晶体管阈值电 压，η为亚阈值斜率因子，V th为热电压，考虑工艺偏差模型，阈值电压呈现正态分布，概率延 时分布算法计算所有路径延时的概率分布情况，并利用延时分布集中度衡量标准σ/μ参量， 确定延时最长和最短的关键路径。7. 根据权利要求1所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，步骤3中所述采用Monte Carlo分析策略以及3〇判决标准对可疑路径精确分析，是对 可疑路径延时进行精确的Monte Carlo分析，以路径延时概率分布满足3〇标准作为时序可 靠性判决标准，修改可疑路径的物理设计直至其延时概率分布满足上述标准。8. 根据权利要求7所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，所述可疑路径延时至少包括:最长/最短路径延时和次长/次短路径延时。9. 根据权利要求7所述的应用于近/亚阈值数字电路的统计静态时序分析方法，其特征 在于，所述Monte Carlo分析采用以下分析条件:提取带有寄生参数的可疑路径网表、引用 带有工艺偏差的晶体管模型、温度变化-40~125 °C、输入信号电平加入20 %噪声、迭代次数 10000次。
【文档编号】G06F17/50GK106066919SQ201610409009
【公开日】2016年11月2日
【申请日】2016年6月13日 公开号201610409009.7, CN 106066919 A, CN 106066919A, CN 201610409009, CN-A-106066919, CN106066919 A, CN106066919A, CN201610409009, CN201610409009.7
【发明人】陈黎明, 黑勇, 袁甲
【申请人】中国科学院微电子研究所