专利名称：一种利用字线驱动器驱动字线的方法
技术领域：
本发明关于一种驱动字线(word line)的方法，特别指一种利用字线驱动器(word line driver)以驱动字线的方法。
背景技术：
闪速存储器是一种非易失性存储装置，其在结构上包括有一用以存储电荷的浮置栅极(floating gate)，以及一用以控制浮置栅极中电荷量的控制栅极。请参考图1及图2，其中图1为公知字线驱动器10的功能方块示意图，图2为图1中公知字线驱动器10的简化示意图。公知字线驱动器10用以向字线16提供驱动电压。字线15连接如闪速存储装置的控制栅极，使字线驱动器10得以进行数据的写入或抹除。
公知字线驱动器10包含有一地址解码器(address decoder)12、一隔离晶体管(isolating transistor)N1以及一电平移动电路(level shift circuit)14。隔离晶体管N1电连接到地址解码器12以及电平移动电路14之间，用以隔离地址解码器12以及电平移动电路14。电平移动电路14电连接字线16，用以向字线16传送电压信号。
以下为方便说明，在正常操作下以3伏特电压代表逻辑数据“1”，而以0伏特电压代表逻辑数据“0”。然而，为经由字线写入或抹除闪速存储器，往往需使用不同电压。所有电压皆由正或负字线电源WLP及WLN所提供。当闪速存储器并不进行写入或抹除时，WLP＝3V而且WLN＝0V。然而，为抹除闪速存储器，需使用到10伏特的高正电压。因此，在进行抹除操作时，WLP＝10V，而WLN＝0V。另一方面，当写入闪速存储器时，需使用到-10伏特的高负电压，亦即，在进行写入操作时，WLP＝3V，而WLN＝-10V。以上电压值乃为方便说明所举的例子，实际操作电压仍需视各闪速存储器规格定。
地址解码器12用以选择欲进行数据写入或抹除的特定存储器单元。当某一特定的存储器单元欲进行写入操作时，地址解码器12即对应于该特定的存储器单元向字线驱动器10输出一3伏特电压。此时，隔离晶体管N1的一栅极18被控制在关断状态，以允许此3伏特电压得以通过。此3伏特电压接着关断晶体管MN1，并允许字线16接受WLN的电压。同时提供负电压的字线电源也改变成WLN＝-10V。所得结果为字线16接受-10伏特的电压，从而被适当地写入数据。
字线驱动器在进行抹除操作时类似上述方式。为标示出待抹除存储器单元的位置，地址解码器12对应于该特定待抹除存储器单元向字线驱动器10输出一0伏特电压。同样地，隔离晶体管N1的一栅极18被控制在关断状态，以允许此0伏特电压得以通过。此0伏特电压接着关断晶体管MP1，并允许字线16接受WLP的电压。同时，提供正电压的字线电源也改变成WLN＝10V。所得结果为字线16接受10伏特的电压，从而被适当地被抹除数据。
公知正/负字线电源WLP及WLN电连接到许多存储器单元。然而，当需要迫使字线电源WLP或WLN从一般电压值切换至正或负高电压值时，即会产生问题。就以如前所述的写入操作为例，当负字线电源WLN被切换至如WLN＝-10V的高负电压时，此高电压传送至各个连接负字线电源WLN的存储器单元，而非只有待写入的存储器单元。这可能导致所切换的高电压值传至电平移动电路14并引入不匹配的电压值到对应那些不需要进行写入的存储器单元的地址解码器12接脚处。由于这些不匹配的电压值可能导致对地址解码器12的破坏，而公知隔离晶体管N1即用来保护地址解码器12。为使电压值通过，每个存储器单元有一选择性开或关的隔离晶体管N1。各隔离晶体管N1由施加于隔离晶体管N1的栅极18上的电压单独控制。
然而，上述公知技术采用隔离晶体管N1对每一存储器单元的设计却会增加大量的隔离晶体管，尤其当存储器阵列中的存储器单元数量庞大时。由上述可知，传统采用隔离晶体管N1对每一存储器单元的设计使得存储器的电路布局较为复杂，并增加制造过程的困难度，公知技术不论在电路结构上以及制造过程效能上均未臻理想，而犹待进一步克服改善。
发明内容
因此，本发明的主要目的在于提供一种利用一字线驱动器以驱动一字线的方法，其中该字线驱动器不需使用一隔离晶体管，以解决上述公知技术的问题。
依据本发明的一种利用字线驱动器驱动一字线的方法，该字线驱动器包含有一第一地址解码器，具有一第一电路与一第二电路，用以选择该字线，以及一控制端设于该第一电路与第二电路间；以及一电平移动电路，其连接一第一电源、一第二电源、该第一地址解码器以及字线，用以变换该字线的电压电平，该电平移动电路包含有一输入端连接至该第一地址解码器的第二电路。本发明方法包含有下列步骤(a)当接通该第二电路时，变换该控制端的电压电平，以使该电平移动电路的输入端变换电压电平；以及(b)变换该第一电源及该第二电源中至少之一的电压电平，且利用该第二电路将该控制端的电压电平与该字线的电压电平隔离。
本发明的好处之一在于该第二电路能够将该控制端的电压电平与字线的电压电平隔离，而无需使用一复杂的隔离晶体管设计。因此，可大幅降低制造过程复杂性，并降低存储器生产成本。
为了能更近一步了解本发明的特征及技术内容，请参阅以下有关本发明的详细说明与附图。然而附图仅供参考与说明用，并非用来对本发明加以限制。
图1为公知字线驱动器的功能方块示意图。
图2为图1中公知字线驱动器的简化示意图。
图3为依据本发明一第一优选实施例的字线驱动器功能方块示意图。
图4为依据本发明抹除一闪速存储器单元的步骤流程图。
图5为依据本发明将数据写入一闪速存储器单元的步骤流程图。
图6至图9分别为依据本发明第二至第五优选实施例的字线驱动器的功能方块示意图。
附图符号说明10字线驱动器12地址解码器14电平移动电路 16字线18隔离晶体管N130字线驱动器32第一电路34第二地址解码器36第三地址解码器
38第二电路 40第一地址解码器42电平移动电路 44锁定电路230字线驱动器 330字线驱动器430字线驱动器 530字线驱动器具体实施方式
请参考图3，图3为依据本发明一第一优选实施例的字线驱动器30的功能方块示意图。字线驱动器30包含有一具有一第一电路32与第二电路38的第一地址解码器40，其中该第一电路32与第二电路38用以选择一字线WL。第二电路38包括有一PMOS晶体管P2以及一NMOS晶体管N2，其中PMOS晶体管P2连接至一第二地址解码器34，NMOS晶体管N2连接至一第三地址解码器36。
字线驱动器30另包含有一电平移动电路42，其连接一第一电源WLP、一第二电源WLN、第一地址解码器40以及字线WL，用以变换字线WL的电压电平。变换字线WL的电压电平在使字线驱动器30对一闪速存储器单元FM执行数据写入以及抹除操作。字线WL电连接闪速存储器单元FM的控制栅极46，且字线驱动器30控制字线WL以进行写入或抹除该闪速存储器单元FM。
电平移动电路42具有一输入端INP连接至第一地址解码器40的第二电路38。电平移动电路42同时具有一锁定电路(latch)44设于电平移动电路42的输入端INP以及字线WL之间并电连接电平移动电路42的输入端INP以及字线WL。锁定电路44包括有两个反相器(inverter)，用以反相输入至锁定电路44的电压电平(voltage level)。电平移动电路42另包含有一PMOS晶体管P3设于第一电源WLP与锁定电路44的输入端INP之间，且电连接第一电源WLP与锁定电路44的输入端INP，以及一NMOS晶体管N3设于第二电源WLN与锁定电路44的输入端INP之间，且电连接第二电源WLN与锁定电路44的输入端INP。
第一地址解码器40同时具有一控制端BLKDECB设于第一电路32以及第二电路38之间。为使字线驱动器30得以驱动字线WL，首先控制端BLKDECB的电压电平被变换(shifted)同时接通第二电路38，藉此得以变换电平移动电路42输入端INP的电压电平。此外，第一电源WLP及第二电源WLN或两者之一的电压电平亦被变换，其中第二电路38用来将控制端BLKDECB的电压电平与字线的电压电平隔离。此电压隔离功能将会在下文中另做详细说明。
在电平移动电路42的输入端INP的电压电平不论何时被改变，锁定电路44用以改变字线WL的电压电平。这可经由不论导通PMOS晶体管P3或者NMOS晶体管N3，使锁定电路44的输入端INP电连接第一电源WLP或者电连接第二电源WLN来达到。
为更清楚阐释本发明的技术，以下即举数例以进一步说明有关于数据写入与抹除的操作。为方便说明且避免混淆，以下各例中部分电压与先前技术中所举电压大小相同。亦即，当闪速存储器并不进行写入或抹除时，WLP＝3V而且WLN＝0V。为抹除闪速存储器单元FM，需使用到10伏特的高正电压。因此，在进行抹除操作时，WLP＝10V，而WLN＝0V。另一方面，当写入闪速存储器单元FM时，需使用到-10伏特的高负电压，故在进行写入操作时，WLP＝3V，而WLN＝-10V。
抹除步骤的最初，需先给定一重设信号RSTB＝0V并持续一预定时间，如此使输入端INP获得一3伏特电压。此时，重设信号RSTB可被切换回3伏特电压大小，以将输入端INP与第一电源WLP隔离。接着，为选择出待抹除的存储器单元FM，从第一电路32输出一逻辑信号“0”，且使控制端BLKDECB＝0V。此外，第二地址解码器34将输出0伏特电压，且第三地址解码器36将输出3伏特电压或者高出3伏特，以允许在控制端BLKDECB的0伏特电压值得以被传送至锁定电路44的输入端INP。另一方面，对那些不进行抹除的存储器单元，从第一电路32输出一逻辑信号“1”，控制端BLKDECB＝3V，且锁定电路44的输入端INP将维持为3伏特。
有些类似于抹除步骤，进行数据写入步骤的最初，需先给定一重设信号SET＝3V并持续一预定时间，如此使输入端INP获得一0伏特电压。此时，重设信号SET可被切换回0伏特电压大小，以将输入端INP与第二电源WLN隔离。接着，为选择出待写入的存储器单元FM，从第一电路32输出一逻辑信号“1”，且使控制端BLKDECB＝3V。此外，第二地址解码器34将输出0伏特电压，且第三地址解码器36将输出3伏特电压或者高出3伏特，以允许在控制端BLKDECB的3伏特电压值得以被传送至锁定电路44的输入端INP。另一方面，对那些不进行写入的存储器单元，锁定电路44的输入端INP将维持为0伏特。当以下条件符合时，锁定电路44的输入端INP将维持为0伏特。首先，第一电路32输出0伏特电压。其二者，第二地址解码器34的输出是一高电压以关断PMOS晶体管P2。其三者，第三地址解码器36的输出是一低电压以关断NMOS晶体管N2。
请参考图4，图4为依据本发明抹除一闪速存储器单元FM的步骤流程图，其中各步骤说明如下步骤100抹除程序开始；步骤102以一重设信号(low-active reset signal)RSTB＝0V开始对闪速存储器单元FM进行抹除。此时，电平移动电路42的输入端INP的电压电平将被增加至3伏特，第一电源WLP的电压电平。以及，字线电压将变成0伏特；步骤104第一地址解码器40的第一电路32开始进行正常的解码程序。由于这是抹除步骤，第一电路32输出一逻辑信号“0”，且控制端BLKDECB＝0V。第二地址解码器34输出0伏特，且第三地址解码器36输出3伏特或更高，以允许控制端BLKDECB的0伏特得以传送至锁定电路44的输入端INP。锁定电路44随后反相该0伏特电压，致使字线电压WL＝3V；步骤106电平移动电路42将第一电源WLP的电压由3伏特变换至10伏特。过程中，第二电源WLN稳定维持在0伏特。此电压变换的结果为字线WL＝10V，以使闪速存储器单元FM抹除；以及步骤108恢复操作电压至初始状态。亦即，电平移动电路42将第一电源WLP的电压值由10伏特变换至3伏特。同时，第二电源WLN仍维持在0伏特。此电压变换的结果为字线WL＝3V。然后回到步骤102。
请参考图5，图5为依据本发明将数据写入一闪速存储器单元FM的步骤流程图，其中步骤120写入程序开始；步骤122以一重设信号(high-active reset signal)SET＝3V开始对闪速存储器单元FM进行写入。此时，电平移动电路42的输入端INP的电压电平将被减至0伏特，第二电源WLN的电压电平。以及，字线电压将变成3伏特；
步骤124第一地址解码器40的第一电路32开始进行正常的解码程序。由于这是写入步骤，第一电路32输出一逻辑信号“1”，且控制端BLKDECB＝3V。第二地址解码器34输出0伏特，且第三地址解码器36输出3伏特或更高，以允许控制端BLKDECB的3伏特得以传送至锁定电路44的输入端INP。如此使锁定电路44控制端BLKDECB的3伏特可达输入端INP。随后锁定电路44反相该3伏特电压，致使字线电压WL＝0V；步骤126电平移动电路42将第一电源WLP的电压由3伏特变换至0伏特。同时，第二电源WLN由0伏特变换成-10伏特。此电压变换的结果为字线WL＝-10V，以使数据得以写入闪速存储器单元FM；以及步骤128恢复操作电压至初始状态。亦即，电平移动电路42将第一电源WLP的电压值由0伏特变换至3伏特。同时，第二电源WLN由-10伏特回到0伏特。此电压变换的结果为字线WL＝0V。然后回到步骤122。
为有效地保护第一电路32，第二电路38的PMOS晶体管P2以及NMOS晶体管N2用以将控制端BLKDECB的电压电平与输入端INP的电压电平隔离。举例来说，假设将PMOS晶体管P2的栅极施加一0伏特电压值，将NMOS晶体管N2的栅极施加一3伏特或更高的电压值。经由向PMOS晶体管P2以及NMOS晶体管N2的栅极施加这些电压即可有效保护第一电路32不被使用于电平移动电路42中的正或负的高电压所破坏。
例如，假设输入端INP有-10伏特的电压。此时，由于NMOS晶体管N2的栅极被施加一3伏特或更高的电压值，此-10伏特电压即可通过NMOS晶体管N2到达节点K。然而，由于PMOS晶体管P2的栅极施加一0伏特电压值，此-10伏特电压将无法通过PMOS晶体管P2到达控制端BLKDECB。同样，假使输入端具有10伏特电压，此时，由于MNMOS晶体管N2的栅极被施加一3伏特或更高的电压值，此10伏特电压将无法通过NMOS晶体管N2到达节点K。因此，上述两种情况下，第一电路32均可被保护而不受到使用于电平移动电路42中的正或负的高电压所破坏。此外，保护第一电路32不受到正或负的高电压所破坏的同时，PMOS晶体管P2以及NMOS晶体管N2仍可以允许正常电压0伏特以及3伏特通过。
本发明除了图3中所示的字线驱动器30以外，仍有其它等效于字线驱动器30的变化方案可供利用。请参考图6，图6为依据本发明第二优选实施例的字线驱动器230的功能方块示意图。字线驱动器230与图3中所示的字线驱动器30相同。唯一差异在于第二电路38中的PMOS晶体管P2以及NMOS晶体管N2位置互换。字线驱动器230的NMOS晶体管N2连接至第二地址解码器34，PMOS晶体管P2连接至第三地址解码器36。
图7为依据本发明第三优选实施例的字线驱动器330的功能方块示意图。字线驱动器330与图3中所示的字线驱动器30相同。唯一差异在于字线驱动器330不具有电平移动电路42中的PMOS晶体管P3以及NMOS晶体管N3。不同于以重设信号RSTB控制PMOS晶体管P3以及以重设信号SET控制NMOS晶体管N3，取而代之的是字线驱动器330的第一电路32可执行与这些内部晶体管的相同功能，藉此降低字线驱动器330的复杂度。
请参考图8，图8为依据本发明第四优选实施例的字线驱动器430的功能方块示意图。字线驱动器430与图3中所示的字线驱动器30相同。唯一差异在于字线驱动器430不具有电平移动电路42中的PMOS晶体管P3。不同于以重设信号RSTB控制PMOS晶体管P3，取而代之的是字线驱动器430的第一电路32可执行与PMOS晶体管P3的相同功能，藉此降低字线驱动器430的复杂度。
请参考图9，图9为依据本发明第五优选实施例的字线驱动器530的功能方块示意图。字线驱动器530与图3中所示的字线驱动器30相同。唯一差异在于字线驱动器430不具有电平移动电路42中的NMOS晶体管N3。不同于以重设信号SET控制NMOS晶体管N3，取而代之的是字线驱动器530的第一电路32可执行与NMOS晶体管N3的相同功能，藉此降低字线驱动器530的复杂度。
与先前技术相较，本发明的字线驱动器30、230、330、430、530不需要如先前字线驱动器10的隔离晶体管N1。取而代之的是利用第二地址解码器34以及第三地址解码器36的输出以执行如前案字线驱动器10的隔离晶体管N1的相同功能。此外，如图3、图6至图9中的第一地址解码器40、第二地址解码器34以及第三地址解码器36皆类似于如图1及图2中的地址解码器12。换言之，本发明的地址解码器34、36、40在不需增加额外电路下可同时取代了公知技术的地址解码器12以及隔离晶体管N1。这可经由利用第二地址解码器34以及第三地址解码器36的输出选择性地分别导通及关断PMOS晶体管P2以及NMOS晶体管N2来达到，藉此将控制端BLKDECB的电压电平与字线WL的电压电平隔离。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的等效变化与修改，皆应属本发明的涵盖范围。
权利要求
1.一种利用字线驱动器驱动一字线的方法，该字线驱动器包含有一第一地址解码器，具有一第一电路与一第二电路，用以选择该字线，以及一控制端设于该第一电路与第二电路间；以及一电平移动电路，其连接一第一电源、一第二电源、该第一地址解码器以及字线，用以变换该字线的电压电平，该电平移动电路包含有一输入端连接至该第一地址解码器的第二电路；该方法包含有下列步骤(a)当接通该第二电路时，变换该控制端的电压电平，以使该电平移动电路的输入端变换电压电平；以及(b)变换该一电源及该第二电源中至少之一的电压电平，且利用该第二电路将该控制端的电压电平与该字线的电压电平隔离。
2.如权利要求1所述的方法，其中该第一电源及该第二电源的电压电平同时于步骤(b)中变换。
3.如权利要求2所述的方法，其中该电平移动电路还包含有一锁定电路设于该电平移动电路的输入端以及字线之间，并电连接该电平移动电路的输入端以及该字线，且该方法还包含有下列步骤(c)当该电平移动电路的输入端的电压电平被变换时，以该锁定电路改变该字线的电压电平。
4.如权利要求3所述的方法，其中该锁定电路包含有多个反相器。
5.如权利要求3所述的方法，其中该电平移动电路另包含有一P型晶体管，设于该第一电源及该锁定电路的输入端之间，并连接至该第一电源及该锁定电路的输入端，以及一N型晶体管，设于该第二电源及该锁定电路的输入端之间，并电连接至该第二电源及该锁定电路的输入端，且该方法尚包含有下列步骤(d)切换该P型晶体管及该N型晶体管中的一个，使该锁定电路的输入端电连接该第一电源及该第二电源之一。
6.如权利要求5所述的方法，其中该P型晶体管为PMOS晶体管，该N型晶体管为NMOS晶体管。
7.如权利要求3所述的方法，其中该电平移动电路另包含有一P型晶体管，设于该第一电源以及该锁定电路的输入端之间，并电连接该第一电源以及该锁定电路的输入端，该方法上包含有下列步骤；(d)切换该P型晶体管，使该锁定电路的输入端电连接该第一电源。
8.如权利要求7所述的方法，其中该P型晶体管为PMOS晶体管。
9.如权利要求3所述的方法，其中该电平移动电路另包含有一N型晶体管，设于该第二电源以及该锁定电路的输入端之间，并电连接该第二电源以及该锁定电路的输入端，该方法上包含有下列步骤；(d)切换该N型晶体管，使该锁定电路的输入端电连接该第二电源。
10.如权利要求9所述的方法，其中该N型晶体管为NMOS晶体管。
11.如权利要求1所述的方法，其中该字线连接至一闪速存储器单元的栅极，该方法用以写入或抹除该闪速存储器单元。
12.如权利要求1所述的方法，其中该第一地址解码器的该第二电路包含有一P型晶体管以及一N型晶体管。
13.如权利要求12所述的方法，其中该P型晶体管为PMOS晶体管，该N型晶体管为NMOS晶体管。
14.如权利要求12所述的方法，其中该P型晶体管连接至一第二地址解码器，该N型晶体管连接至一第三地址解码器。
全文摘要
本发明是一种利用字线驱动器驱动一字线的方法，该字线驱动器包含有一第一地址解码器，具有一第一电路与一第二电路，用以选择该字线，以及一控制端设于该第一电路与第二电路间；以及一电平移动电路，其连接一第一电源、一第二电源、该第一地址解码器以及字线，用以变换该字线的电压电平，该电平移动电路包含有一输入端连接至该第一地址解码器的第二电路。本发明方法包含有下列步骤；(a)当接通该第二电路时，变换该控制端的电压电平，以使该电平移动电路的输入端变换电压电平；以及(b)变换该第一电源及该第二电源中至少之一的电压电平，且利用该第二电路将该控制端的电压电平与该字线的电压电平隔离。
文档编号G11C8/00GK1512508SQ02158449
公开日2004年7月14日 申请日期2002年12月26日 优先权日2002年12月26日
发明者许佑铭, 林元泰, 何建宏 申请人:力旺电子股份有限公司