专利名称：铁电存储器及其数据读取方法
技术领域：
本发明涉及一种铁电存储器，并且尤其涉及一种用于将写至铁电电容器的数据读出的数据读取电路。
背景技术：
近来，一种称为“位线GND感应方法”的铁电存储器读取方法(IEEEJournal of Solid-state Circuits，Vol.37，No.5，pp.592-597，May 2002；及日本待审专利申请公开号No.2002-133857)被提出来。
图1示出使用传统位线GND感应方法的铁电存储器的主要部分。存储单元阵列ARY具有称为“2T2C单元”的存储单元MC及列开关CSW。为保持1位信息，每个2T2C单元包括两个转移(transfer)晶体管和两个铁电电容器FC。每个铁电电容器FC的一端经由相关的转移晶体管连接至位线BL或XBL，并且另一端连接至板线(plate line)PL。每个转移晶体管的栅极连接至字线WL。标号Cbl表示每条位线的电容。响应由地址信号激活的列选择信号，列开关CSW将位线BL和XBL连接至数据总线。数据总线通过总线接地信号BUSG放电至地电势，并通过总线导通信号BUSON而连接至各位线GND感应电路BGS。
每个位线GND感应电路BGS具有一反相放大器IAMP，一电荷转移CT，一绝缘(隔离)栅ISO，一阈值电压生成器VTG，一负电压生成器NEGG，一负电压控制电路NEGC，以及用于将负电压转换为正电压的一耦合电容器Ctrans。
在读取操作期间，反相放大器IAMP被高电平的短信号SHORT激活，当位线BL或XBL的电压增加时，反相放大器IAMP降低电荷转移CT(pMOS晶体管)的控制节点VT的电压。
阈值电压生成器VTG具有接收控制信号VTGEN的反相逻辑的电容器Cgate，及连接至节点GT的箝位电路。节点GT的电势被该箝位电路设为-0.7至0.7V。响应控制信号VTGEN至高电平的变化，阈值电压生成器VTG在节点GT处生成一负电压(-0.7V)。此负电压等于电荷转移CT的阈值电压。
负电压生成器NEGG具有接收控制信号NEGGEN的反相逻辑的电容器Ctank，以及用于将负电压节点VNEG初始化至地电势的pMOS晶体管。响应控制信号NEGGEN至高电平的变化，负电压生成器NEGG在节点VNEG处生成一负电压。
负电压控制电路NEGC具有接收各控制信号CLP2GEN和CLP1GEN的反相逻辑的多个电容器，用于将节点CLP2初始化至地电势的pMOS晶体管，及连接至节点CLP1的箝位电路。节点CLP1的电势被该箝位电路设为-2.1至0.7V范围内的值。当节点CLP1的电势设为-2.1V时，节点CLP2被可靠地初始化至地电势。响应控制信号CLP2GEN至高电平的变化，负电压控制电路NEGC将一负电压供应至绝缘栅ISO(pMOS晶体管)的控制栅。因此，当绝缘栅ISO导通时，节点GT的负电压(-0.7V)被可靠地传送至节点VT。
上述传统的位线GND感应电路BGS按以下方式工作，并由此执行读取操作。
首先，控制信号CLP1GEN两次变为高电平，节点CLP2由此被初始化至地电势。因为总线导通信号BUSON变为高电平，位线BL和XBL连接至位线GND感应电路BGS。因为短信号SHORT变为高电平，反相放大器IAMP被激活。
此后，因为控制信号CLP2GEN变为高电平，节点CLP2的电势变为负电压，于是绝缘栅ISO导通。因为控制信号VTGEN变为高电平，节点GT和VT的电势变为-0.7V。
因为字线WL的电势变为高电平，铁电电容器FC连接至各位线BL和XBL。因为列选择信号CL变为高电平，位线BL和XBL连接至各数据总线。当总线接地信号变为低电平时，位线BL和XBL以及数据总线的预充电周期结束。
随后，控制信号NEGGEN变为高电平，节点VNEG的电势由此变为负电压。然后，板线PL的电势变为高电平，于是位线BL和XBL的电势分别随铁电电容器FC的残余电介质极化值而升高，并且依次，由于反相放大器IAMP的反馈作用，节点VT的电势降低。因此，在各位线BL和XBL上的电荷被负电压生成器NEGG的电容器Ctank所吸收。也就是说，位线BL和XBL上的电势返回至地电势。
每个铁电电容器FC的残余电介质极化值表现为在连接至电容器Ctank的节点VNEG处的电压变化。节点VNEG的该(负)电压被耦合电容器Ctrans转换为正电压。感应放大器SA差动放大相应于各位线BL和XBL从位线GND感应电路BGS输出的电压。也就是说，由存储单元MC保持的数据被读出至外部。
为在读取操作期间保持位线BL和XBL的电势，上述位线GND感应电路BGS都需要反相放大器IAMP，其是增大电路面积的一个因素。反相放大器IAMP具有约100μA的工作电流。使用2T2C单元的铁电存储器对于每一I/O位需要两个位线GND感应电路。例如，具有16位数据端的铁电存储器需要32位线GND感应电路BGS。因此，每个反相放大器IAMP的电路面积和电流消耗对于铁电存储器的芯片尺寸和功耗分别具有很大影响。
此外，为使反相放大器IAMP能够正确工作，用于使节点VT和GT彼此绝缘的绝缘栅ISO是必需的。为将在节点GT生成的负电压经由绝缘栅ISO传送至节点VT，就必须将一深度负电压施加至绝缘栅ISO。这需要复杂的负电压控制电路NEGC。为使复杂的负电压控制电路NEGC能够在读取操作的初始阶段工作，节点VT的电势设定周期(预充电周期)就需要足够长(约30ns)。但长的预充电周期是缩短读取访问时间的阻碍。
以下列出与本发明有关的现有技术参考文献。
(专利参考文献)(1)日本待审专利申请公开号No.2002-133857(非专利参考文献)(1)IEEE Journal of Solid-State Circuits，Vol.37，No.5，pp.592-597，May 2002发明内容本发明的一个目的是减小铁电存储器的设计尺寸。
本发明的另一目的是降低铁电存储器的功耗。
本发明的又一目的是缩短铁电存储器的访问时间。
按照本发明的一个方案，一第一pMOS晶体管连接至一第一节点，一条位线，其连接至具有铁电电容器的存储单元。该第一节点的电势由一负电压生成器预先初始设定为一规定负电压。该第一pMOS晶体管的栅电压(第二节点)由一阈值电压生成器设定为略低于其阈值电压的一恒定电压。因此，该第一pMOS晶体管持续导通，以当从该存储单元读取数据时允许小电流流通。根据该铁电电容器的残余电介质极化值而从该存储单元流入该位线的电流泄漏至该第一节点。基于电压存储在该存储单元中的数据的逻辑值在该第一节点处升高。
由于该第一pMOS晶体管的栅极电压被设定为略小于其自身阈值电压的一个值，电流总是从该位线泄漏至该第一节点，以在读取操作期间增加该第一节点的电势。因此，例如用于在读取操作期间将该位线的电势保持在地电势的一控制电路(一反馈电路，例如反相放大器)就不是必需的。这就能够减小该铁电存储器的设计尺寸。由于此控制电路不是必需的，该铁电存储器的功耗就可被降低。
按照本发明的另一方案，一第二pMOS晶体管被一第二节点的电压所导通，并将该第一节点连接至一地线。在从该存储单元读取数据之前，由一第二耦合电容器将电荷从该第二节点提取出，该第二节点的电势由此被暂时设定在一深度负电压。在当该第二节点的电势设定为该深度负电压的周期内，由用于将该第二节点的电势设定为恒定电压的箝位电路将电荷供应至该第二节点。在当该第二节点的电势从该深度负电压变至该恒定电压的下冲(undershoot)周期内，该第二pMOS晶体管导通以将该第一节点初始化至地电势。随后，由一第一耦合电容器从该第一节点提取电荷，以将该第一节点的电势设定在该规定负电压。由于利用该第二节点的电势暂时变为深度负电压的事实，仅通过导通该第二pMOS晶体管即可将该第一节点的电势初始化至地电势，因而该第一节点可被高速初始化。因此，读取操作之前的初始化周期(预充电周期)可被缩短，并且因而读取访问时间可被缩短。由于通过利用用于将该第二节点保持在恒定电压的电路，该第一节点的电势可被初始化，因而在读取操作之前的初始化所必需的电路可在结构上被简化。因此，该铁电存储器的尺寸可被减小。
按照本发明的又一方案，该箝位电路包括一第三pMOS晶体管，该第三pMOS晶体管的源极、漏极和栅极分别连接至该第二节点、该地线和该第二节点。该第三pMOS晶体管的阈值电压低于该第一pMOS晶体管的阈值电压。因此，该箝位电路易于生成低于该第一pMOS晶体管的阈值电压的该恒定电压。通过使该第一和第三pMOS晶体管的栅极宽度W与沟道长度L的比率W/L彼此不同，该第一和第三pMOS晶体管的阈值电压可容易地以高精度设定。
按照本发明的再一方案，该第二pMOS晶体管的阈值电压低于该第三pMOS晶体管的阈值电压。这就能够防止以下的现象，即在该第二节点的电势已从该深度负电压变至相应于该第三MOS晶体管的阈值电压的该恒定负电压之后，电荷被从该地线经由该第三pMOS晶体管供应至该第一节点。这就能够依次将该第一节点的电势可靠地设定为该规定负电压。通过使该第二和第三pMOS晶体管的栅极宽度W与沟道长度L的比率W/L彼此不同，该第二和第三pMOS晶体管的阈值电压可被容易地以高精度设定。
按照本发明的进一步的方案，设置在该第一节点和一第三节点之间的一第三耦合电容器，根据该第一节点的负电压而在该第三节点处生成一正电压。一源极跟随器电路的输入端连接至该第三节点。为预先将该第三节点的电势设定在规定正电压，一分压(dividing)电容器经由该第三节点连接至该第三耦合电容器。以此方法，随着从该存储单元流入该位线的电流而上升的该第一节点的负电压，可被容易地转换为一正电压，该正电压利用该第三耦合电容器和该分压电容器通过电容型分压而允许该源极跟随器电路正常工作。
图1是使用传统位线GND感应方法的铁电存储器的主要部分的电路图；图2是本发明第一实施例的框图；图3是示出图2所示各存储单元的细部的电路图；图4是图2主要部分的电路图；图5是示出图2所示各感应放大器的细部的电路图；图6是示出第一实施例的读取操作的时序图；图7是本发明第二实施例的框图；图8是示出图7所示各存储单元的细部的电路图；以及图9是示出第二实施例的读取操作的时序图。
具体实施例方式
下面将参照附图描述本发明的实施例。附图中的双圈表示外部终端。在附图中，画作粗线的各信号线实际上包括多条线。与粗线连接的方框部分各由多个电路所组成。由外部终端供应的各信号被给定与其终端名称相同的标号。用于传输信号的各信号线被给定与信号名称相同的标号。
图2示出按照本发明第一实施例的铁电存储器。通过使用CMOS工艺，在硅衬底上形成铁电存储器芯片。
例如，该铁电存储器被用作诸如移动电话等手持终端的工作存储器。该铁电存储器具有一地址缓冲器ADB，一指令缓冲器CMDB，一行解码器RDEC，一时序生成器TGEN，一列解码器CDEC，一板驱动器PD，一字驱动器WD，一存储内核CORE，及一数据输出缓冲器BUF。图2主要示出对于读取操作所必需的电路。因此，省略了对于写操作所需的电路，例如数据输入缓冲器和写放大器。
地址缓冲器ADB经由地址终端接收地址信号，并将接收到的信号输出至行解码器RDEC和列解码器CDEC。行解码器RDEC通过对地址信号的高位(upper bits)(行地址)解码而生成行解码信号，并将生成的信号输出至字驱动器WD。列解码器CDEC通过对地址信号的低位(lower bits)(列地址)解码而生成列解码信号，并将生成的信号输出至列解码器CDEC阵列。
指令缓冲器CMDB经由指令终端接收指令信号，例如片选信号/CS或写能信号/WE，并将接收到的信号输出至时序生成器TGEN。时序生成器TGEN对由接收到的指令信号所表示的操作模式进行解码，并根据解码结果输出板驱动器PD、字驱动器WD、数据输出缓冲器OBF等操作所必需的时序信号。
板驱动器PD响应来自时序生成器TGEN的时序信号和来自行解码器RDEC的行解码信号而选择板线PL。选定的板线PL的电势变为高电平，并在预定周期内保持该电平。
字驱动器WD响应来自时序生成器TGEN的时序信号和来自行解码器RDEC的行解码信号而选择字线WL。选定的字线WL的电势从低电平变为高电平。
存储内核CORE具有存储单元阵列ARY，相应于各位线BL和XBL的位线GND感应电路BGS，以及各相应于一对位线BL和XBL的感应放大器SA。
该存储单元阵列ARY具有以矩阵形式排列的多个存储单元MC，以及连接至存储单元MC的多条字线WL和多条位线BL和XBL。如图3所示，各存储单元MC是2T2C存储单元(下述)。
在从相关的存储单元MC读取数据的过程中，每对位线GND感应电路BGS工作。各位线GND感应电路BGS将读出至相关位线BL或XBL的电荷转换为电压，并将所得电压输出至相关的感应放大器SA。
各感应放大器SA将从相关的位线GND感应电路BGS输出的相应于相关的一对位线BL和XBL的读出电压放大，并将放大的电压输出至数据输出缓冲器BUF。
根据列解码信号，数据输出缓冲器BUF从由存储内核CORE读取的读出数据中选择16位，并将读出数据的选定部分输出至数据输入/输出端I/O，其具有16位结构。
图3示出各存储单元MC的细部。
存储单元MC具有铁电电容器FC1和FC2以及转移晶体管M1和M2，转移晶体管M1和M2是nMOS晶体管。铁电电容器FC1的一端经由转移晶体管M1连接至位线BL，且其另一端连接至板线PL。铁电电容器FC2的一端经由转移晶体管M2连接至位线XBL，且其另一端连接至板线PL。转移晶体管M1和M2的栅极连接至字线WL。在图3中，伴随各铁电电容器FC1和FC2的箭头表示其极化状态。向上的箭头代表逻辑值“0”被存储的状态，而向下的箭头代表逻辑值“1”被存储的状态。以此方式，在2T2C单元中，相反的数据被写至两个铁电电容器FC1和FC2。
图4示出各位线GND感应电路BGS的细部。连接至数据总线的存储单元阵列ARY和晶体管以与图1所示相同的方式构成，因此不再描述。
位线GND感应电路BGS具有pMOS晶体管的一电荷转移CT，一阈值电压生成器VTG，一负电压生成器NEGG，及一电压转换电路VCON。
阈值电压生成器VTG具有与图1所示相同的功能。也就是说，阈值电压生成器VTG具有一电容器Cgate(第二耦合电容器)和一箝位电路。然而，该箝位电路的pMOS晶体管P1(第三pMOS晶体管)的阈值电压不同于图1中相应晶体管的阈值电压。pMOS晶体管P1的阈值电压设定为低于(深于)电荷转移CT(第一pMOS晶体管)的阈值电压。例如，电荷转移CT和pMOS晶体管P1的阈值电压分别设定为-0.7V和-0.8V。因此，当节点VT(第二节点)的电势被pMOS晶体管P1钳位在负电压时，电荷转移CT导通以允许小电流的流通。
通过使其栅极宽度W与沟道长度L的比率W/L彼此不同，为电荷转移CT和pMOS晶体管P1设定不同的阈值电压。在此例中，pMOS晶体管P1的比率W/L设定为小于电荷转移CT的比率W/L。
负电压生成器NEGG具有一电容器Ctank(第一耦合电容器)，其在一端接收控制信号NEGGEN的反相逻辑；以及一pMOS晶体管P2(第二pMOS晶体管)，用于将节点VNEG(第一节点)初始化至地电势。pMOS晶体管P2的阈值电压设定为低于pMOS晶体管P1的阈值电压。例如，pMOS晶体管P2的阈值电压设定为-0.9V。因此，当节点VT(第二节点)的电势被pMOS晶体管P1钳位在-0.8V时，pMOS晶体管P2截止。更具体地，如下文所述，仅当节点VT的电势响应控制信号VTGEN至高电平的变化而暂时变得低于-0.9V时，pMOS晶体管P2才导通。
通过使栅极宽度W与沟道长度L的比率W/L彼此不同，为pMOS晶体管P1和P2设定不同的阈值电压。在此例中，pMOS晶体管P2的比率W/L设定为小于pMOS晶体管P1的比率W/L。
电压转换电路VCON具有一pMOS晶体管P3及一nMOS晶体管N1，设置在电源线VDD和地线之间，并经由一节点GTN(第三节点)相互串联连接；一电容器Cbias(分压电容器)和一nMOS晶体管N2，设置在节点GTN和地线之间，并相互串联连接；一电容器Ctrans(第三耦合电容器)，设置在节点GTN和节点VNEG之间；以及一源极跟随器电路SFW。源极跟随器电路SFW具有nMOS晶体管N3和pMOS晶体管P4，nMOS晶体管N3和pMOS晶体管P4设置在电源线VDD和地线之间，并经由感应放大器SA的输出节点SF或XSF相互串联连接。pMOS晶体管P3及nMOS晶体管N1和N2的栅极分别接收复位信号RES1、RES2和RES3。
源极跟随器电路SFW(即nMOS晶体管N3)的栅极电压(即节点GTN的电势)被初始化，以响应在位线GND感应电路BGS的感应操作中出现的节点VNEG处的电压变化，而变得高于nMOS晶体管N3的阈值电压且低于(电源电压VDD)-(阈值电压Vth)。
图5示出图2所示各感应放大器SA的细部，其是一公知电路。
感应放大器SA具有一对CMOS反相器，其输入和输出彼此相连；多个pMOS和nMOS晶体管，将CMOS反相器的电源端和接地端分别连接至电源线VDD和地线；一CMOS发射栅极，将CMOS反相器的输入节点VSA与XVSA彼此相连；一CMOS发射栅极，将节点SF连接至节点VSA；以及一CMOS发射栅极，将节点XSF连接至节点XVSA。
在响应短信号SHRT和XSHRT平衡(equalize)节点VSA和XVSA后，感应放大器SA经由节点SF和XSF从图4所示的位线GND感应电路BGS接收读出数据。此时，节点SF和VSA彼此电连接，并且节点XSF和XVSA同样彼此电连接。随后，感应放大器激活信号SAON和XSAON被激活规定时间，读出数据由此被差动放大。所得数据被输出至输出端OUT和XOUT，并被转送至图2所示的数据输出缓冲器BUF。
图6示出第一实施例的读取操作。图6上部示出的波形是输入信号，图6下部示出的波形是模拟结果。
在此例中，逻辑值“1”存储在连接至位线BL的铁电电容器FC中，并且逻辑值“0”存储在连接至位线XBL的铁电电容器FC中。因为没有反向极化，其中存储逻辑值“0”的铁电电容器FC的有效电容较小。相反，因为发生了反向极化，其中存储逻辑值“1”的铁电电容器FC的有效电容较大。在模拟波形中，标号给定为“1”的节点GTN和VNEG是相应于位线BL的节点，逻辑值“1”将被读出至该位线BL。标号给定为“0”的节点GTN和VNEG是相应于位线XBL的节点，逻辑值“0”将被读出至该位线XBL。
读取操作包括一预充电周期PRE，在该预充电周期PRE中，在从存储单元MC读取数据之前初始化规定的电路；一感应周期SEN，在该感应周期SEN中，通过促使位线GND感应电路和感应放大器SA而从存储单元MC读取数据；以及一重写周期REW，在该重写周期REW中，将放大的数据重写至存储单元MC。
首先，在预充电周期PRE中，总线导通信号BUSON变至高电平，由此，位线BL和XBL经由列开关CSW连接至位线GND感应电路BGS(图6(a))。高电平脉冲出现在复位信号RES3中，并且复位信号RES2变至低电平；由此，图4所示的电压转换电路VCON的电容器Cbias的两端都接地(图6(b))。复位信号RES3变至低电平，由此，连接至节点GTN的电容器Cbias的电容被无效。随后，在复位信号RES1中出现低电平脉冲，节点GTN由此连接至电源线VDD(图6(c))。
当控制信号VTGEN变至高电平(图6(d))时，从节点VT提取电荷。阈值电压生成器VTG的节点VT的电势暂时降低至约-1.7V(深度负电压)(图6(e))。随后，节点VT的电势被箝位电路的pMOS晶体管P1的箝位作用而升高，并在其后保持在约-0.8V(恒定电压)。
在当节点VT的电势低于-0.9V的周期(下冲周期)期间，负电压生成器NEGG的pMOS晶体管P2持续导通，并且节点VNEG被初始化至地电势(图6(f))。以此方式，由单一控制信号VTGEN引起节点VT初始化至-0.8V以及VNEG初始化至地电势。因此，可使得预充电周期PRE比传统情形更短。此外，由于图1所示的负电压控制电路NEGC不是必需的，每个位线GND感应电路BGS的电路规模可被减小。
随后，字线WL的电势变至高电平(图6(g))，铁电电容器FC由此连接至各位线BL和XBL。列选择信号CL变至高电平(图6中未示出)，位线BL和XBL由此连接至各数据总线。随后，总线接地信号BUSG变至低电平(图6(h))，位线BL和XBL以及数据总线上的预充电由此被取消。
随后，控制信号NEGGEN变至高电平(图6(i))，由此从节点VNEG提取电荷。节点VNEG被初始化至负电压(约2.5V)(图6(j))。跟随由耦合电容器Ctrans引起的节点VNEG的电压变化，节点GTN的电势变至规定的正电压。通过延长复位信号RES3的高电平周期直到复位信号RES1(在图6中由虚线表示)的低电平脉冲到来以后，电容器Cbias被充电至电压电压VDD。因此，根据电容器Cbias和Ctrans之间的电容比，可设定节点VTG的初始电压，而不会引起DC电流的流通。
通过利用节点VT的下冲周期而将节点VNEG初始化至地电势，缩短了预充电周期PRE。因而缩短了读取访问时间。利用由电容器Cgate从节点VT提取的电荷而将节点VNEG初始化至地电势，这就能够减小初始化所需要的电路的规模。因此，使铁电存储器的芯片尺寸更小。
随后，在感应周期SEN中，首先，板线PL的电势变至高电平(图6(k))。相应于铁电电容器FC的残余电介质极化值的电流分别流入位线BL和XBL，位线BL和XBL的电势由此略微升高(图6(1))。连接至具有较大有效电容的铁电电容器FC的位线BL的电势变为高于连接至具有较小有效电容的铁电电容器FC的位线XBL的电势。
在此状态中，略低于电荷转移CT的阈值电压(-0.7V)的一电压(-0.8V)被施加至电荷转移CT的栅极(节点VT)。因此，电荷转移CT被导通以允许小电流的流通，由此，已流入各位线BL或XBL的电流泄漏至节点VNEG。因此，根据铁电电容器FC的残余电介质极化值，节点VNEG的电势增加(图6(m))。
在此实施例中，用于将位线BL或XBL的电势控制到0V的反馈电路例如反相放大器不是必需的，因此用于将节点VT和电容器Cgate相互绝缘的绝缘栅也不是必需的。此外，用于生成深度负电压以导通绝缘栅的电路也不是必需的。因此，电路规模被缩小，并且铁电存储器的芯片尺寸被减小。由于电路规模的缩小，铁电存储器的功率消耗也被降低。特别是，去除反相放大器极大地促成了功耗的降低。由于在预充电周期PRE中不需进行复杂的初始设定，预充电周期PRE和读取访问时间也被进一步缩短。
因为电压转换电路VCON的耦合电容器Ctrans的存在，节点GTN的电势随节点VNEG的电压变化而改变(图6(n))。换句话说，节点VNEG的负电压被耦合电容器Ctrans转换为节点GTN的正电压。源极跟随器电路SFW随节点GTN的电压变化工作，节点SF和XSF的电势由此升高(图6(o))。
在位线GND感应电路BGS的感应操作期间，通过节点GTN电势的初始化，使得源极跟随器电路SFW(即nMOS晶体管N3)的栅极电压高于nMOS晶体管N3的阈值电压Vth，并且低于(电源电压VDD)-(阈值电压Vth)。因此，源极跟随器电路SFW能够工作以响应节点VNEG在整个电压变化范围内的任何变化。因此，相比于传统值为60％，源极跟随器电路SFW的增益增长至90％。源极跟随器电路SFW的增益是输出电压(SF-XSF)与输入电压(VNEG“1”-VNEG“0”)之比。
随后，感应放大器激活信号XSAON激活(图6(p))，由此，输入节点SF和XSF之间的电压差被放大(差动放大)。经由数据输入/输出端，将已从存储单元MC读取出并被放大的数据读出至外部。应注意，在图6的模拟中，节点SF和XSF并未连接至感应放大器SA，因此节点SF和XSF的电压未被放大。
总线导通信号BUSON变至低电平(图6(q))，由此，位线BL和XBL从位线GND感应电路BGS断开。复位信号RES2变至高电平(图6(r))，由此，节点GTN的电势变至地电势。各源极跟随器电路SFW响应节点GTN的电压变化，从而降低节点SF和XSF的电势(图6(s))。
接下来，在重写周期REW中，重写信号REWRITEX激活(图6(t))，以开始重写操作。由于重写操作，由感应放大器SA放大的电压被传送至位线BL和XBL。位线BL的电势增大至电源电压VDD(图6(u))，同时位线XBL的电势降低至地电势(图6(v))。为将一高电压施加至将被访问的铁电电容器FC，高于电源电压VDD的一升高(boosted)电压被施加至板线PL(图6(w))。在板线PL的电势被设定为该升高电压期间，逻辑值“0”被重写。
随后，字线WL的电势被设定为高于电源电压VDD的一升高电压(图6(x))，并且板线PL的电势被设定为地电势(图6(y))。将字线WL的电势设定为该升高电压允许位线BL的高电平电压可靠地传送至铁电电容器FC。从而，逻辑值“1”被重写。
如上所述，按照此实施例，通过将电荷转移CT的栅极电压设定为略低于其阈值电压，就不必需要诸如反相放大器的反馈电路。因此，铁电存储器的芯片尺寸可被减小，且其功率消耗可被降低。
通过利用当节点VT的电势从深度负电压变至恒定负电压的下冲周期而导通pMOS晶体管，节点VNEG可被初始化至地电势。因此，节点VNEG可被快速初始化，并且预充电周期PRE可被缩短。因而，读取访问时间可被缩短。此外，预充电所必需的电路在结构上可被简化。这有助于减小铁电存储器的芯片尺寸。
通过使用具有比电荷转移CT低的阈值电压的pMOS晶体管P1，形成了箝位电路。因此，箝位电路可容易地生成低于电荷转移CT的阈值电压的一恒定负电压。
pMOS晶体管P2的阈值电压低于pMOS晶体管P1的阈值电压。这就能够防止以下现象在节点VT的电势已从该深度负电压变至相应于pMOS晶体管P1的阈值电压的该恒定负电压之后，电荷从地线经由pMOS晶体管P2被供应至节点VNEG。这就能够依次将节点VNEG的电势可靠地设定为一规定负电压。
通过使其栅极宽度W与沟道长度L的比率W/L彼此不同，电荷转移CT与pMOS晶体管P1和P2的阈值电压可以高精度被简单设定。
由电容器Cbias和Ctrans将节点GTN的电势预先设定为一规定正电压。这有利于将随着从存储单元MC流入位线BL或XBL的电流而上升的节点VNEG的负电压转换为允许源极跟随器电路SFW正常工作的正电压。这就能够增大源极跟随器电路SFW的增益。
将电容器Cbias预先充电至一规定电压，就能够利用电容器Cbias和Ctrans通过电容型分压而将节点GNT的电势设定为所需的初始电压。
图7是本发明第二实施例的框图。与第一实施例中所述相同的电路和信号被指定与第一实施例相同的附图标记，并不再详细描述。
此实施例的存储单元阵列ARY不同于图2所示的第一实施例的存储单元阵列ARY。此实施例的存储单元阵列ARY使用1T1C存储单元MC。连接至字线WLE的每个存储单元都连接至位线BLE。连接至字线WLO的每个存储单元都连接至位线BLO。存储单元阵列ARY对于每对位线BLE和BLO具有一参考存储单元RMC。第二实施例的其它部分结构与第一实施例大致相同。
图8示出图7所示存储单元阵列ARY的细部。
各存储单元MC具有铁电电容器FC1和转移晶体管M1，该转移晶体管M1为一nMOS晶体管。铁电电容器FC1的一端经由转移晶体管M1连接至位线BLE或BLO，且其另一端连接至板线PL。相关存储单元MC的转移晶体管M1的栅极连接至不同的字线WLE和WLO。也就是说，连接至互补位线BLE或BLO的存储单元MC不被同时访问。
参考存储单元RMC具有两个nMOS晶体管N10和N11以及一参考电容器，该参考电容器包括与各存储单元MC的铁电电容器FC1相同的四个铁电电容器C0和C1。当参考字线RWLO的电势处于高电平时，nMOS晶体管N10将该参考电容器连接至位线BLE。当参考字线RWLE的电势处于高电平时，nMOS晶体管N11将该参考电容器连接至位线BLO。
该参考电容器按以下方式成形，即两个电容对相互并联连接，其中该两个电容对的每一个是分别用于存储逻辑值“0”和“1”的铁电电容器C0和C1的串联连接。每个电容对的一端连接至参考板线RPL。该参考电容器的电容等于(C0+C1)/2，是用于存储逻辑值“0”的铁电电容器FC1的电容和用于存储逻辑值“1”的铁电电容器FC1的电容的中间值。通过将参考电容器形成为与存储单元电容器相同的多个铁电电容器的组合，可容易地以高精度获得中间电容值。
在包括1T1C单元的存储单元阵列ARY中，当字线WLE的电势变至高电平且连接至位线BLE的存储单元MC被选定时，参考字线RWLE的电势变至高电平，以将该参考电容器连接至位线BLO。类似地，当字线WLO的电势变至高电平且连接至位线BLO的存储单元MC被选定时，参考字线RWLO的电势变至高电平，以将该参考电容器连接至位线BLE。取决于铁电电容器FC1的电容的位线BLE(或BLO)的电势和取决于该参考电容器的电容的位线BLO(或BLE)的电势被传送至各位线GND感应电路。
图9示出第二实施例的读取操作。图9上部示出的波形是输入信号，图9下部示出的波形是模拟结果。
输入信号之间的时序关系与第一实施例中相同。对于模拟波形，节点SF和XSF的电压略微不同于第一实施例，其是由单元结构(1T1C或2T2C)的不同而造成的。以“ref”结尾的标号表示相应于参考存储单元RMC的节点的波形。以带“ref”的标号表示的节点的电压等于分别以带“1”和“0”的标号表示的相关节点的电压之间的中间值。从图9显见，模拟波形与第一实施例中基本相同。
此实施例可提供与第一实施例相同的优点。
虽然上述实施例是使本发明应用至铁电存储器芯片的，但本发明并不限于这些实施例。例如，本发明可应用至包含在系统LSI中的铁电存储器内核。
本发明不限于上述实施例，只要不背离本发明的精神和范围，可做出各种变动。可对部分或全部元件进行任意改进。
工业实用性在本发明的铁电存储器及其数据读取方法中，用于在读取操作期间将位线的电势保持在地电势的控制电路(时钟电路和反馈电路)不是必需的。这就能够减小铁电存储器的设计尺寸。由于不需此控制电路，铁电存储器的功耗可被降低。
在本发明的铁电存储器及其数据读取方法中，由于仅通过利用第二节点的电势暂时变为深度负电压的事实而导通第二pMOS晶体管，第一节点的电势可被初始化至地电势，因而第一节点可被高速初始化。因此，读取操作之前的初始化周期(预充电周期)可被缩短，因而读取访问时间可被缩短。此外，读取操作之前的初始化所必需的电路在结构上可被简化。因此，铁电存储器的尺寸可被减小。
在本发明的铁电存储器中，箝位电路可容易地生成低于第一pMOS晶体管的阈值电压的恒定电压。
在本发明的铁电存储器中，能够防止以下现象，即在该第二节点的电势已从深度负电压变至相应于第三MOS晶体管的阈值电压的恒定负电压之后，电荷被从地线经由第三pMOS晶体管供应至第一节点。这就能够依次将第一节点的电势可靠地设定为规定的负电压。
在本发明的铁电存储器中，通过使其栅极宽度W与沟道长度L的比W/L相互不同，用以初始化第一和第二节点的晶体管的阈值电压可被容易地以高精度设定。
在本发明的铁电存储器中，以此方法，随着从存储单元流入位线的电流而上升的第一节点的负电压可被容易地转换为一正电压，该正电压利用第三耦合电容器和分压电容器通过电容型分压允许源极跟随器电路正常工作。
权利要求
1.一种铁电存储器，包括一存储单元，具有一铁电电容器；一位线，连接至所述存储单元；一第一pMOS晶体管，其源极、漏极和栅极分别连接至一第一节点、所述位线和一第二节点；一负电压生成器，将所述第一节点的电势初始设定为一规定的负电压；以及一阈值电压生成器，在所述第二节点处生成比所述第一pMOS晶体管的阈值电压略低的一恒定电压。
2.如权利要求1所述的铁电存储器，其中所述负电压生成器包括一第一耦合电容器，连接至所述第一节点；以及一第二pMOS晶体管，其源极、漏极和栅极连接至所述第一节点、一地线和所述第二节点；并且所述阈值电压生成器包括一第二耦合电容器，其连接至所述第二节点；以及一箝位电路，其连接至所述第二节点，所述第二耦合电容器从所述第二节点提取电荷时，该箝位电路将所述第二节点的电势箝位在所述恒定电压。
3.如权利要求2所述的铁电存储器，其中所述箝位电路包括一第三pMOS晶体管，该第三pMOS晶体管的源极、漏极和栅极分别连接至所述第二节点、所述地线和所述第二节点；并且所述第三pMOS晶体管的阈值电压低于所述第一pMOS晶体管的所述阈值电压。
4.如权利要求3所述的铁电存储器，其中，通过使所述第一和第三pMOS晶体管的栅极宽度W与沟道长度L的比率W/L彼此不同，将所述第一和第三pMOS晶体管的所述阈值电压设定为不同的电压。
5.如权利要求3所述的铁电存储器，其中，所述第二pMOS晶体管的阈值电压低于所述第三pMOS晶体管的所述阈值电压。
6.如权利要求5所述的铁电存储器，其中，通过使所述第二和第三pMOS晶体管的栅极宽度W与沟道长度L的比率W/L彼此不同，将所述第二和第三pMOS晶体管的所述阈值电压设定为不同的电压。
7.如权利要求2所述的铁电存储器，进一步包括一第三耦合电容器，设置在所述第一节点和一第三节点之间，其根据所述第一节点的一负电压而在所述第三节点处生成一正电压；一源极跟随器电路，具有连接至所述第三节点的一输入端；以及一分压电容器，经由所述第三节点连接至所述第三耦合电容器，以预先将所述第三节点的电势设定为一规定的正电压。
8.一种用于铁电存储器的数据读取方法，包括以下步骤将一第一pMOS晶体管的栅极电压设定为略低于所述第一pMOS晶体管的阈值电压的一恒定电压，该第一pMOS晶体管用于将连接至具有一铁电电容器的一存储单元的一位线连接至一第一节点，该第一节点的电势被预先设定为一规定的负电压；将根据所述铁电电容器的残余电介质极化值而从所述存储单元流入所述位线的电流泄漏至所述第一节点；以及基于所述第一节点处的电压升高来判断存储在所述存储单元中的数据的逻辑值。
9.如权利要求8所述的用于铁电存储器的数据读取方法，进一步包括在从所述存储单元读取所述数据之前执行的下列步骤由一第二耦合电容器从连接至所述第一pMOS晶体管栅极的一第二节点提取电荷，以暂时将所述第二节点的电势设定为一深度负电压；在所述第二节点的所述电势被设定为所述深度负电压的周期内，由用于将所述第二节点的所述电势设定为所述恒定电压的一箝位电路将电荷供应至所述第二节点；在所述第二节点的所述电势从所述深度负电压变至所述恒定电压的下冲周期内，通过导通一第二pMOS晶体管而将所述第一节点初始化至地电势，该第二pMOS晶体管的源极、漏极和栅极分别连接至所述第一节点、一地线和所述第二节点；以及由一第一耦合电容器从所述第一节点提取电荷，以将所述第一节点的所述电势设定为所述规定的负电压。该位线预先将至第一节点的第一pMOS晶体管设置为一规定的负电压
全文摘要
一条位线经由第一pMOS晶体管连接至设定为预定负电压的第一节点。第一pMOS晶体管的栅极电压设定为略低于第一pMOS晶体管的阈值电压的一恒定电压。在读取操作期间，根据铁电电容器中的残余极化值而从存储单元流入位线的电流总是泄漏入第一节点，增高了第一节点的电压。从第一节点的电压升高量来判断存储在存储单元中的数据的逻辑值。不需要用于在读取操作期间将位线保持至地电压的控制电路，从而减小了铁电存储器的设计尺寸和功耗。
文档编号G11C11/22GK1679115SQ0382007
公开日2005年10月5日 申请日期2003年4月10日 优先权日2003年4月10日
发明者川岛将一郎, 远藤彻, 平山智久 申请人:富士通株式会社