专利名称：信号完整性检查电路的制作方法
技术领域：
本发明涉及例如在上电或启动时以及在装置工作的其它时间监测集成电路中的信号完整性，具体涉及一种用于校验数据存储单元的有效加载并检测这类加载中的任何错误和故障。
背景技术：
许多集成电路包括双稳态触发器或其它数据存储单元以利于实现多种顺序逻辑功能。对适当加载这些存储单元的电路的正确的功能性操作是很重要的。低劣的信号完整性会影响存储单元的加载并可能存储不正确的数据。因此对任何问题而言，都要求监测信号完整性。
当监测信号的完整性变得重要的一个时间段内，例如当首次接通集成电路的电源时，由于对电路的正当运行而言关键点在于存储单元被正确地加载以表现出一种指定的初始状态。如果在启动状态下出现问题，则可能会存储不正确的数据并使双稳态触发器开始于错误状态，这将导致装置操作中的错误。这经常发生于特别的上电期间，由于信号线不一定已达到正常的电压电平，这时信号完整性最容易受到这些问题的影响。当然在装置工作的其它时间，信号完整性同样很重要以确保电路存储单元的正确加载。
可能产生错误的信号状况包括时钟和复位信号线的任何一种上的、数据输入线上的或电源电压线上的噪声或抖动。这类状况将造成在数据输入达到其正确的电压电平之前，存储单元过早地加载，例如当电源线仍处于上电阶段。有噪声的复位信号线将造成当假设加载已完成而数据输入表现出不同的信号电平之后，存储单元再次加载。将要对双稳态触发器进行加载的数据输入线上的抖动会产生正确逻辑状态不明确的信号。
由于在装置工作中的功能错误有时是非常难以捉摸的，通常难以知道是否数据已被正确地加载。因此要求能检测与信号完整性相关的问题，由此如果发生低劣的加载状况，则重复数据的加载。
本发明的一个目的是提供一种信号完整性检查电路，它能标志出普遍发生的信号完整性问题，包括在加载集成电路存储单元的期间，信号线上的噪声或抖动。
发明内容
上述目的已通过一种信号完整性检查电路而实现，该信号完整性检查电路包括彼此相邻地定位在集成电路基板上的多个存储单元，所有存储单元由共同的时钟信号和所有来自共同的数据输入线的接收数据(DIN＝“1”)予以定时。存储单元单元的输出连接于逻辑门，较为有利的是NAND门，其输出形成集成电路的标志输出。较为有利地，存储单元中的一个通过一对反相器接收和输出数据，以使其内部状态与其它存储单元的相反。该存储单元可以是双稳态触发器、锁存器、RAM等。
如果在复位线或数据输入线上存在噪声或抖动，则会使数据错误加载入存储单元，一个或两个NAND门的输入将会处于逻辑“0”信号电平，这造成NAND输出为“1”，标志着加载状况中的问题。
图1是本发明较佳实施例的平面电路框图。
具体实施例方式
参阅该图，根据本发明的集成电路包括一对D触发器13、14。这两个触发器13、14彼此直接相邻地设置在集成电路基板上。其它类型的数据存储单元，诸如锁存器或RAM都可用来代替触发器。该存储单元在它们的模拟特性上应大致相同。尽管在较佳实施例中示出两个触发器13、14，但也能使用两个以上的存储单元。
触发器13、14均由接收于时钟输入线15的共同时钟信号CK予以定时。触发器13和14的数据输入D也连接于共同的数据输入线16，触发器13、14从该数据输入线16接收将要加载的数据信号DIN。触发器13、14同时接收共同的复位信号R，如图所示。
触发器输出端Q连接于逻辑NAND门19对应的输入端。NAND门19的输出20提供集成电路10的标志信号，它表示良好的信号完整性状况。
其中一个触发器13通过反相器17间接地连接于数据输入线16，在该例中，触发器的输出端Q同样通过另一反相器18间接地连接于NAND门19。
当初始数据，DIN＝1，被正确地加载到触发器13、14，触发器13处于“0”状态而触发器14处于“1”状态。如果在任何输入线上的信号抖动或噪声足以造成数据的不正确加载，触发器对12通常具有另外一对的状态。对NAND门19的任何输入可以是“1”，因此标志输出20处于逻辑电平“0”。这表示信号完整性良好，随后集成电路开始下一个所要求的操作。由于低劣的信号完整性造成的不正确的负载状态一般会使一个或多个NAND输入处于逻辑“0”电平，因此通过使标志＝“1”而将问题在输出端20被标志出。
要注意一对反相器17、18表示，如果在启动进程中正确地加载数据，触发器13的状态应与不具有该反相器的触发器14的状态相反。这有利于检测到根本无法加载数据的加载错误。例如，上电时两个触发器13、14表现出相同的状态，由于它们具有类似或大致相同的模拟特性，并由于相邻地设置，它们经受类似的自然条件并受到相同的影响。
一旦问题在输出端20被标志出，在假定它们中的一个或多个同样遇上由完整性检查电路所检测到的相同问题的情况下，系统可重新初始化牵涉到功能操作的对集成电路触发器的错误加载。
权利要求
1.一种信号完整性检查电路，包括多个彼此相邻地定位在集成电路基板上的多个存储单元，每个所述存储单元具有时钟输入、数据输入和数据输出，所有所述存储单元的时钟输入端连接于共同的复位信号线，所有所述存储单元的数据输入端连接于共同的数据输入线以接收将要装载于其内的数据；以及逻辑门，所述逻辑门具有连接于每个所述存储单元的数据输出端的一组输入以及具有提供标志信号作为信号完整性检查电路输出的输出。
2.如权利要求1所述电路，其特征在于，所述存储单元是从触发器、锁存器和RAM单元中选择的。
3.如权利要求1所述电路，其特征在于，还包括连接在所述数据输入线和所述存储单元其中之一的数据输入端之间的第一反相器，以及连接在同一所述存储单元的数据输出端和逻辑门的输入端之间的第二反相器。
4.如权利要求1所述电路，其特征在于，每个存储单元还具有复位输入端，所有存储单元的复位输入端连接于共同复位线。
5.如权利要求1所述电路，其特征在于，所述逻辑门是NAND门，所述初始数据具有逻辑状态“1”，所述标志信号在正常信号状况下具有逻辑状态“0”而响应于低劣信号完整性状况时具有逻辑状态“1”。
全文摘要
一种用于集成电路的信号完整性检查电路(10)，它检测包括加载到存储单元的数据是否有效或不正确并将结果标志出来。集成电路包括多个相邻设置并基本相同的存储单元(13、14)，它们共享共同的时钟线(15)并从共同的数据输入线(16)加载数据。共同的复位线(R)也可被提供。存储单元可以是触发器、锁存器、RAM等。诸如NAND门的逻辑门(19)接收存储单元输出(Q)和标志不正确加载数据(20)。存储单元输入侧和输出侧的反相器(17、18)使其具有与另一存储单元相反的状态。信号完整性检测电路在上电或启动期间或在发生数据加载的其它时间确保加载的正确。
文档编号G11C11/34GK1795511SQ200480014553
公开日2006年6月28日 申请日期2004年5月11日 优先权日2003年5月30日
发明者陈毓明, 孙人舟, K·K·叶, 黄天为 申请人:爱特梅尔股份有限公司