专利名称：用于高速测试和冗余计算的远程bist的制作方法
技术领域：
本发明涉及BIST体系结构，尤其涉及一种用于嵌入式存储器阵列、将BIST功能性分割为远程低速可执行指令和本地高速可执行指令的体系结构。
背景技术：
随着嵌入式存储器尺寸的不断增大，总体BIST测试时间也随之增加；因此，缩短测试时间同时保持测试完整性和诊断分辨率的新颖性方案具有很大的价值。
在当前和未来的设计中，需要在管芯(die)上隔离和分配存储器阵列，将它们放置在与之相关的功能单元附近。为使BIST与每个存储器阵列相关联将消耗大量的芯片资源(real estate)。在上述趋势下，一种为单个BIST提供的能在不需要大量额外测试时间的情况下测试所有存储器的体系结构将是有利的。
随着嵌入式存储器的性能和复杂性不断增加，以应用速度进行BIST测试也变得更为重要；因此，支持增强的BIST性能，同时仍旧保持BIST灵活性并将设计进度时间和芯片资源影响降至最小的新颖性方案具有很大的价值。一种针对单个BIST的能在多个不同的性能点测试不同范围的存储器类型和尺寸的体系结构是有利的。
发明内容
本发明公开了一种用于嵌入式存储器阵列的混合内置自测(built-in self testBIST)体系结构，该体系结构将BIST功能性分割为远程低速可执行指令和本地高速可执行指令。独立的BIST逻辑控制器以低频率工作，并利用BIST指令集与多个嵌入式存储器阵列通信。高速测试逻辑的块被结合到每个在测试中的嵌入式存储器阵列中，并且该高速测试逻辑以高频率本地处理从该独立的BIST逻辑控制器接收的BIST指令。该高速测试逻辑可包括用于增大BIST指令的处理频率的时钟乘法器，以及充当用于将BIST指令从低频率转换为高频率的指令乘法器的逻辑。该独立的BIST逻辑控制器允许多个嵌入式存储器阵列中的多个高速测试逻辑结构。
因此，本发明利用以低频率工作的远程BIST逻辑控制器执行对结合到每个嵌入式存储器阵列中的测试逻辑的嵌入块共同的BIST测试功能。本发明以第一频率将BIST指令从远程BIST逻辑控制器发送到测试逻辑的嵌入块，并利用测试逻辑的嵌入块增大从BIST逻辑控制器接收的BIST指令的频率。本发明经由测试逻辑的嵌入块(其对于对应的嵌入式存储器阵列是唯一的)执行唯一测试。更特别的，每一个测试逻辑嵌入块包括特殊逻辑，以通过将宏指令集解码为多个单独的微指令来对从远程BIST逻辑控制器接收的BIST指令进行乘法(multiplying)、执行冗余分配并根据所解码的多个单独的微指令来执行数据/地址/控制生成。
远程BIST逻辑控制器使得能够测试不同类型的嵌入式存储器。宏指令集存储在远程BIST逻辑控制器中的只读存储器(ROM)中。远程BIST逻辑控制器提供分支预测、程序计数器管理、实用程序计数(utility couting)以及一般BIST操作控制和诊断输出。
换言之，本发明包括用于与嵌入式在集成电路内的功能电路中的存储器阵列一同使用的内置自测(BTST)体系结构。多个测试逻辑嵌入块被结合到嵌入式存储器阵列中，并且提供与测试逻辑的嵌入块分离的远程BIST逻辑控制器。一条总线将远程BIST逻辑控制器与测试逻辑的嵌入块相连。远程BIST逻辑控制器和总线以低于测试逻辑的嵌入块的低频率工作。
远程BIST逻辑控制器执行对所有测试逻辑嵌入块共同的功能，包括提供分支预测、程序计数器管理、实用程序计数以及一般BIST操作控制和诊断输出。因此，远程BIST逻辑控制器包括适合于提供分支预测、程序计数器管理、实用程序计数、一般BIST操作控制以及诊断输出的逻辑。相反，测试逻辑的嵌入块的每一个包括用于对从BIST逻辑控制器接收的BIST指令的频率进行乘法以达到对应于嵌入式存储器阵列工作的速度的高频率。同样，测试逻辑的嵌入块的每一个包括对于对应的嵌入式存储器阵列是唯一的唯一测试逻辑块。更特别的，测试逻辑的嵌入块的每一个包括时钟乘法器、冗余分配逻辑、数据/地址/控制生成逻辑以及适合于将从远程BIST逻辑控制器接收的宏指令集解码为多个单独的微指令的解码逻辑。
远程BIST体系结构允许一个BIST通过一组以低频率运行的复杂宏指令与一系列嵌入式存储器相互作用。每个嵌入式存储器宏具有高速测试逻辑的本地块，其产生用于以高速正确地激励嵌入式存储器阵列的高速微指令。该体系结构考虑到最小带宽的简单低速总线，从而允许远程BIST和嵌入式存储器宏之间的通信。同样，该体系结构还能够同时灵活、高速地测试多个嵌入式存储器宏。
当考虑结合以下描述和
时，将能够更好地认识和理解本发明的这些和其它方面和目的。然而，应当理解的是，当说明本发明的优选实施例以及其中的许多特定细节时，以下描述是为了举例说明而不是限制本发明给出的。可以在不偏离本发明的精神在本发明的范围之内进行许多变化和修改，而本发明包括了所有这些修改。
通过以下参照附图的详细描述将更好地理解本发明，其中图1是本发明的一个实施例的示意图；以及图2是举例说明本发明的优选方法的流程图。
具体实施例方式
参照在附图中举例说明以及在下文中详细描述的非限制的实施例将更全面地解释本发明及其的各种特征和优点细节。应当注意的是，附图中示意的特性不必要按比例绘制。省略了众所周知的组件和生产工艺的描述以便不会不必要地模糊本发明。在此使用的实例仅仅打算帮助理解可以在其中实现本发明并进一步使得本领域的技术人员能够实践本发明的方式。因此，该实例不应该被解释为限制本发明的范围。
如同以下更为详细的说明，本发明为测试多个嵌入式存储器提供了远程内置自测装置，由此该BIST以低频率工作并通过随后被转换为本地高速微指令的宏指令集与多个DRAM通信。嵌入式每个DRAM中的本地块，其包括时钟乘法器、数据/地址/控制生成电路以及工作在本机(高速)DRAM频率的冗余分配电路，借此低频率宏指令被进一步解码和进行乘法，并被用于直接激励DRAM宏。
因此，本发明提供了一种体系结构，借此远程BIST引擎使得能够通过低速控制总线高速测试多个潜在的不同类型的嵌入式存储器(DRAM、SRAM、CAM等等)。例如，图1举例说明了该远程BIST体系结构的一个非限制性特定实现。本领域的技术人员将理解，图1仅仅是举例说明本发明的实例，而本发明可以在任何数量的不同的类似实施例中实现。因此，本发明并不局限于图1举例说明的实例。
在图1中，单个远程BIST主引擎110通过总线120与测试逻辑116的许多嵌入块进行通信。每一个嵌入式存储器宏，诸如DRAM0-DRAMn(111-113)，具有测试逻辑的嵌入块116和时钟乘法器118(如图1所示，其可与测试逻辑的块116分离，与测试逻辑的块116集成，或物理地远离DRAM宏111-113并在它们之间进行共享)。项目122表示提供给BIST逻辑控制器110和测试逻辑的嵌入块116(和/或乘法器118)的系统时钟。
远程BIST引擎110以慢频率(比包含在每个DRAM宏111-113中的本地指令解码逻辑/RAL逻辑116慢N倍)运行。在图1所示的实例中，N为4。BIST逻辑控制器110包含一个用于BIST测试模式存储的ROM/SROM 124(SROM可从片外测试设备和/或测试器重新加载新的测试模式)。其它存储器类型可用于模式存储。BIST逻辑控制器110还包括分支预测/程序计数器管理、实用程序计数以及用于处理一般BIST操作控制和诊断输出所需的逻辑。分支预测/程序计数器管理所需的逻辑控制如何执行BIST测试模式。该逻辑实际上基于一部分BIST测试模式指令的解码和检查所有相关分支条件(典型地涉及实用程序计数器状态和来自其它测试逻辑和/或测试器的输入)来调整ROM/SROM 124地址指针。用于实用程序计数的逻辑由多个可编程计数器组成，这些可编程计数器允许BIST逻辑控制器110多次执行指令直到获得所编程的计数。用于一般BIST逻辑控制器110操作控制和诊断输出的逻辑允许BIST 110与测试器和其它片上测试宏相互作用。该逻辑可启用/禁用或者在执行期间以其他方式暂停BIST逻辑控制器110、控制比特鼓掌映射、允许观察当前BIST状态、重新编程SROM 124模式指令以及改变测试逻辑的嵌入块116(和/或时钟乘法器118和DRAM宏111-113)中的测试模式(或其它设置)。该逻辑与ROM/SROM 124一起是对所有DRAM宏测试共同的部分。大约75％的包括BIST测试引擎110的逻辑会包含在该远程部分中。
在需要时，时钟乘法器电路118允许本地指令解码逻辑以x的倍频运行，即，以DRAM 111-113的速度运行。本地解码逻辑116包括冗余分配逻辑、数据/地址/控制生成逻辑以及控制解码的设置(例如，将远程BIST宏命令解码为控制本地地址计数器和数据生成器并快速创建阵列控制的N个单独的微指令的设置)。
本地解码逻辑116的一部分利用本地存储的测试模式/设置以适当地解码来自远程BIST逻辑控制器110的单个宏指令并对其进行乘法，并产生N个独立的微指令。单个微指令被以由本地存储的设置修改的方式解码，以便普通设计的本地解码逻辑116能产生对特定嵌入式存储器定制的微指令。本地解码逻辑116的这个部分的微指令输出又控制本地解码逻辑116的数据/地址/控制生成部分。微指令确定了地址计数器逻辑增加/减少的顺序以产生地址，修改生成各种数据类型的数据模式逻辑，并更新为嵌入式阵列创建控制(读、写、刷新、匹配等等)的嵌入式宏控制逻辑。所生成的地址/数据/控制接着被应用作为对正在测试的嵌入式阵列的激励。本地解码逻辑116的冗余分配逻辑部分将期望的数据与当前从嵌入式存储器DRAM 111-113读出的数据进行比较。当来自本地解码116的数据/地址/控制生成部分的激励导致数据和期望数据之间的误比较或故障时，冗余分配逻辑分配一个冗余单元以修复该故障。应当注意的是，本地解码逻辑116可经由本地设置在软件中修改或经由物理改变在硬件中修改。这些变化允许本地解码逻辑116适应正在测试的存储器尺寸和类型，即，同一远程BIST逻辑控制器110能够控制已经被修改以适当地激励特定嵌入式存储器类型(DRAM、CAM、SRAM等)尺寸或频率的多个本地解码逻辑块116。
测试逻辑116的本地部分(不对冗余分配逻辑计数，其可独立于BIST体系结构以多种方式实现)包括剩余25％的测试逻辑。因此，本发明显著减少了包含在每一个嵌入式存储器内的BIST电路的数量，由此节省了空间并显著提高了BIST速度。一个BIST宏以频率x操作，以频率Nx创建N个阵列命令，或以频率x创建1个测试模式集命令。由此，本发明能够以低频率生成以高频率将多个操作应用到多个地址的初始命令，或者简单地发送控制测试模式或改变其它设置的单个命令。
本发明在根本上不同于常规情况，在常规情况中，BIST以高速内部地生成并解码一个指令，随后根据解码的单个指令测试DRAM。本发明考虑到功能的分离，由此以低频率远程地处理公共部分，而以DRAM的高速度处理对于每个宏是唯一的部分，其中一个低速指令生成多个高速DRAM测试。远程BIST逻辑控制器110和测试逻辑的嵌入块116之间的所有连接120以低速工作，而常规的BIST-DRAM连接被强制以期望的测试速度运行。
图2以流程图的形式举例说明了本发明；然而，该处理步骤不必要受限于2所示的顺序。取而代之的是，如同将被本领域的技术人员所理解的，图2所示的处理可以被重新排序和/或其中一些步骤可以同时执行和/或连续执行。更特别的是，本发明利用以低频率工作的远程BIST逻辑控制器执行对结合到每个嵌入式存储器阵列中的测试逻辑的嵌入块共同的BIST测试功能(步骤200)。本发明以第一频率将BIST指令从远程BIST逻辑控制器发送到测试逻辑的嵌入块，并利用测试逻辑的嵌入块增大从BIST逻辑控制器接收的BIST指令的频率(步骤204)。本发明经由测试逻辑的嵌入块执行唯一测试(其对于对应的嵌入式存储器阵列是唯一的)(步骤206)。更特别地，测试逻辑的每一个嵌入块包括特殊逻辑以通过将宏指令集解码为多个单独的微指令对从远程BIST逻辑控制器接收的BIST指令进行乘法、执行冗余分配并基于所解码的多个单独的微指令执行数据/地址/控制生成(步骤208)。
远程BIST逻辑控制器110使得能够测试不同类型的嵌入式存储器111-113。宏指令集存储在远程BIST逻辑控制器110中的只读存储器(ROM)124中。远程BIST逻辑控制器110提供分支预测、程序计数器管理、实用程序计数以及一般BIST操作控制和诊断输出。
换言之，本发明包括一个用于与嵌入式在集成电路(图1)内的功能电路中的存储器阵列111-113一起使用的内置自测(BIST)体系结构(例如，图1)。测试逻辑的多个嵌入块116被结合到嵌入式存储器阵列中，并提供与测试逻辑的嵌入块116分离的远程BIST逻辑控制器110。总线120将远程BIST逻辑控制器110与测试逻辑116的嵌入块相连。远程BIST逻辑控制器110和总线120以低于测试逻辑的嵌入块116的低频率工作。
远程BIST逻辑控制器110执行对测试逻辑的所有嵌入块116共同的功能，包括提供分支预测、程序计数器管理、实用程序计数以及一般BIST操作控制和诊断输出。因此，远程BIST逻辑控制器110包括适合于提供分支预测、程序计数器管理、实用程序计数以及一般BIST操作控制和诊断输出的逻辑。相反，测试逻辑的每个嵌入块116都包括乘法器118，用于将从BIST逻辑控制器110接收的BIST指令的频率增大到对应的嵌入式存储器阵列111-113的高频率。此外，测试逻辑的每一个嵌入块116包括对于对应的嵌入式存储器阵列唯一的唯一测试逻辑块。更特别地，测试逻辑的每一个嵌入块116包括时钟乘法器、冗余分配逻辑、数据地址控制生成逻辑以及适合于将从远程BIST逻辑控制器110接收的宏指令集解码为多个单独的微指令的解码逻辑。
如上所述，远程BIST体系结构允许一个BIST通过一组以低频率运行的复杂宏指令与一系列DRAM相互作用。每个DRAM宏111-113具有高速测试逻辑116的本地时钟，其产生用于以高速正确激励DRAM阵列的高速微指令。该体系结构考虑到最小带宽的简单低速总线(例如，在该特定实现中小于48比特)，以允许远程BIST和DRAM宏111-113之间的通信。此外，该体系结构还能够同时灵活、高速地测试多个DRAM宏111-113。
更重要的是，该单个远程BIST块110可以通过硬件或软件、借助本地解码逻辑116的定制，测试多种存储器类型/尺寸/频率。另外，该单个远程BIST块弥补了测试单个宏必需的最大部分的BIST资源。因此，该体系结构使测试逻辑对芯片资源的影响降至最小，同时还使远程BIST块110和每个正在测试宏的之间的通信总线开销(在速度和总线带宽方面)降至最小。通过将由完全可编程BIST引擎提供的使用便利与对产生的指令进行乘法以达到测试时存储器的操作频率的本地逻辑块116相结合，该体系结构还允许完整、高速的测试灵活性。
因此，如上所述，远程BIST块110生成一般的存储器加载/卸载命令，而本地BIST逻辑116将这些命令映射到特定的存储器结构(SRAM/DRAM/CAM)。远程BIST与本地BIST物理分离，并且被设计成与许多不同的定制的本地BIST一同工作，以使得能够并行测试许多不同的存储器类型/尺寸/频率等等。可通过软件调整本地BIST的乘法因子。该体系结构完全由远程BIST的动作控制，因为本地BIST只是对由远程BIST提供的指令进行解码和乘法。另外，本发明的体系结构允许在执行对一般提供的远程BIST命令进行独特修改的解码过程和乘法时，并行运行多个本地BIST块。
虽然已经根据优选实施例描述了本发明，本领域的技术人员将认识到，可以利用所附权利要求书的精神和范围内的修改来实践本发明。
权利要求
1.一种用于嵌入式存储器阵列的混合内置自测(BIST)体系结构，该体系结构将BIST功能性分割为远程低速可执行指令和本地高速可执行指令，该体系结构包括独立的BIST逻辑控制器，其以低频率工作，并适合于利用BIST指令集与多个嵌入式存储器阵列通信；以及高速测试逻辑的块，其结合到每个在测试中的嵌入式存储器阵列，并适合于以高于所述低频率的高频率本地处理从所述独立BIST逻辑控制器接收的BIST指令。
2.根据权利要求1所述的混合BIST体系结构，其中所述高速测试逻辑包括用于将所述BIST指令的频率从所述低频率增大到所述高频率的乘法器。
3.根据权利要求1所述的混合BIST体系结构，其中所述独立的BIST逻辑控制器允许多个嵌入式存储器阵列中的多个高速测试逻辑结构。
4.根据权利要求1所述的混合BIST体系结构，其中所述独立的逻辑控制器使得能够测试不同类型的嵌入式存储器。
5.根据权利要求1所述的混合BIST体系结构，进一步包括工作于所述低频率并将所述独立的BIST逻辑控制器与所述高速测试逻辑相连接的低速控制总线。
6.根据权利要求1所述的混合BIST体系结构，其中所述独立的BIST逻辑控制器包括下列至少之一只读存储器(ROM)、可扫描只读存储器(SROM)以及适合于存储宏指令集的其它类型的存储器。
7.根据权利要求1所述的混合BIST体系结构，其中所述独立的BIST逻辑控制器包括适合于提供分支预测、程序计数器管理、实用程序计数器以及一般BIST操作控制和诊断输出的逻辑。
8.一种用于与嵌入式在集成电路内的功能电路中的存储器阵列一同使用的内置自测(BIST)体系结构，所述BIST体系结构包括结合到嵌入式存储器阵列中的多个测试逻辑的嵌入块；与所述测试逻辑的嵌入块分离的远程BIST逻辑控制器；以及将所述远程BIST逻辑控制器与所述测试逻辑的嵌入块相连的总线，其中所述远程BIST逻辑控制器执行对所有所述测试逻辑的嵌入块共同的功能，以及其中所述远程BIST逻辑控制器和所述总线以低于所述测试逻辑的嵌入块的低频率工作。
9.根据权利要求8所述的BIST体系结构，其中所述测试逻辑的嵌入块的每一个包括用于将从所述BIST逻辑控制器接收的BIST指令的频率增大到对应的嵌入式存储器阵列的高频率的乘法器。
10.根据权利要求8所述的BIST体系结构，其中所述测试逻辑的嵌入块的每一个包括对于对应的嵌入式存储器阵列唯一的唯一逻辑块。
11.根据权利要求8所述的BIST体系结构，其中所述测试逻辑的嵌入块的每一个包括时钟乘法器；冗余分配逻辑；数据地址控制生成逻辑；以及适合于将从所述远程BIST逻辑控制器接收的宏指令集解码为多个单独的微指令的解码逻辑。
12.根据权利要求8所述的BIST体系结构，其中所述远程BIST逻辑控制器使得能够测试不同类型的嵌入式存储器。
13.根据权利要求8所述的BIST体系结构，其中所述独立的BIST逻辑控制器包括下列至少之一只读存储器(ROM)、可扫描只读存储器(SROM)以及适合于存储宏指令集的其它类型的存储器。
14.根据权利要求8所述的BIST体系结构，其中所述远程BIST逻辑控制器包括适合提供分支预测、程序计数器管理、实用程序计数器以及一般BIST操作控制和诊断输出的逻辑。
15.一种用于与嵌入式在集成电路内的功能电路中的存储器阵列一同使用的内置自测(BIST)体系结构，所述BIST体系结构包括结合到嵌入式存储器阵列中的测试逻辑的多个嵌入块；与所述测试逻辑的嵌入块分离的远程BIST逻辑控制器；以及将所述远程BIST逻辑控制器与所述测试逻辑的嵌入块相连的总线，其中所述远程BIST逻辑控制器和所述总线以低于所述测试逻辑的嵌入块的低频率工作，并且其中所述远程BIST逻辑控制器执行对所有所述测试逻辑的嵌入块共同的功能，包括提供分支预测、程序计数器管理、实用程序计数以及一般BIST操作控制和诊断输出。
16.根据权利要求15所述的BIST体系结构，其中所述测试逻辑的嵌入块的每一个包括用于将从所述BIST逻辑控制器接收的BIST指令的频率增大到对应的嵌入式存储器阵列的高频率的乘法器。
17.根据权利要求15所述的BIST体系结构，其中所述测试逻辑的嵌入块的每一个包括对于对应的嵌入式存储器阵列唯一的唯一逻辑块。
18.根据权利要求15所述的BIST体系结构，其中所述测试逻辑的嵌入块的每一个包括时钟乘法器；冗余分配逻辑；数据地址控制生成逻辑；以及适合于将从所述远程BIST逻辑控制器接收的宏指令集解码为多个单独的微指令的解码逻辑。
19.根据权利要求15所述的BIST体系结构，其中所述远程BIST逻辑控制器使得能够测试不同类型的嵌入式存储器。
20.根据权利要求15所述的BIST体系结构，其中所述独立的BIST逻辑控制器包括下列至少之一只读存储器(ROM)、可扫描只读存储器(SROM)以及适合于存储宏指令集的其它类型的存储器。
21.根据权利要求15所述的BIST体系结构，其中所述远程BIST逻辑控制器包括适合于提供分支预测、程序计数器管理、实用程序计数器以及一般BIST操作控制和诊断输出的逻辑。
22.一种利用内置自测(BIST)体系结构测试嵌入式在集成电路内的功能电路中的存储器阵列的方法，所述方法包括利用与所述测试逻辑的嵌入块分离的远程BIST逻辑控制器执行BIST测试功能，所述BIST测试功能对结合到每一个嵌入式存储器阵列中的测试逻辑的嵌入块是共同的；将BIST指令从所述远程BIST逻辑控制器发送到所述测试逻辑的嵌入块；以及利用所述测试逻辑的嵌入块，将从所述BIST逻辑控制器接收的BIST指令的频率增大到对应的嵌入式存储器阵列的高频率。
23.根据权利要求22所述的方法，其中所述将BIST指令从所述远程BIST逻辑控制器发送到所述测试逻辑的嵌入块使用了将所述远程BIST逻辑控制器与所述测试逻辑的嵌入块相连的总线，其中所述总线以与所述远程BIST逻辑控制器相同的频率工作。
24.根据权利要求22所述的方法，进一步包括经由逻辑块执行唯一测试，所述逻辑块在所述测试逻辑的嵌入块的每一个处对于对应的嵌入式存储器阵列是唯一的。
25.根据权利要求22所述的方法，其中所述测试逻辑的嵌入块的每一个执行以下处理对从所述远程BIST逻辑控制器接收的BIST指令进行乘法；执行冗余分配；执行数据地址控制和生成；以及将从所述远程BIST逻辑控制器接收的宏指令集解码为单个指令。
26.根据权利要求22所述的方法，其中由所述远程BIST逻辑控制器执行的所述发送过程使得能够测试不同类型的嵌入式存储器。
27.根据权利要求22所述的方法，进一步包括将宏指令集存储到下列至少之一只读存储器(ROM)、可扫描只读存储器(SROM)以及所述远程BIST逻辑控制器中的其它类型的存储器。
28.根据权利要求22所述的方法，进一步包括由所述远程BIST逻辑控制器提供分支预测；程序计数器管理；实用程序计数；以及一般BIST操作控制和诊断输出。
29.一种利用内置自测(BIST)体系结构测试嵌入式在集成电路内的功能电路中的存储器阵列的方法，所述方法包括利用工作在第一频率的远程BIST逻辑控制器执行BIST测试功能，所述BIST测试功能对结合到每一个嵌入式存储器阵列中的测试逻辑的嵌入块是共同的，其中所述远程BIST逻辑控制器与所述测试逻辑的嵌入块分离；以所述第一频率将BIST指令从所述远程BIST逻辑控制器发送到所述测试逻辑的嵌入块；以及利用所述测试逻辑的嵌入块，将从所述BIST逻辑控制器接收的BIST指令的频率增大到高于所述第一频率的第二频率。
30.根据权利要求29所述的方法，其中所述将BIST指令从所述远程BIST逻辑控制器发送到所述测试逻辑的嵌入块使用了将所述远程BIST逻辑控制器与所述测试逻辑的嵌入块相连的总线。
31.根据权利要求29所述的方法，进一步包括经由逻辑块执行唯一测试，所述逻辑块在所述测试逻辑的嵌入块的每一个处对于对应的嵌入式存储器阵列是唯一的。
32.根据权利要求29所述的方法，其中所述测试逻辑的嵌入块的每一个执行以下处理对从所述远程BIST逻辑控制器接收的BIST指令进行乘法；执行冗余分配；执行数据地址控制和生成；以及将从所述远程BIST逻辑控制器接收的宏指令集解码为单个指令。
33.根据权利要求29所述的方法，其中由所述远程BIST逻辑控制器执行的所述发送过程使得能够测试不同类型的嵌入式存储器。
34.根据权利要求29所述的方法，进一步包括将宏指令集存储到下列至少之一只读存储器(ROM)、可扫描只读存储器(SROM)以及所述远程BIST逻辑控制器中的其它类型的存储器。
35.根据权利要求29所述的方法，进一步包括由所述远程BIST逻辑控制器提供分支预测；程序计数器管理；实用程序计数；以及一般BIST操作控制和诊断输出。
全文摘要
本发明公开了一种用于嵌入式存储器阵列混合内置自测(BIST)体系结构，该体系结构将BIST功能性分割为远程低速可执行指令和本地高速可执行指令。独立的BIST逻辑控制器(110)以低频率工作，并利用BIST指令集与多个嵌入式存储器阵列(111－113)通信。高速测试逻辑块(116)被结合到每个在测试中的嵌入式存储器阵列中，并以高频率本地处理从该独立的BIST逻辑控制器(110)接收的BIST指令。该高速测试逻辑包括用于将BIST指令的频率从低频率增大到高频率的乘法器(118)。该独立的BIST逻辑控制器(110)使得多个高速测试逻辑能够构筑在多个嵌入式存储器阵列中。
文档编号G11C29/14GK101014868SQ200580003481
公开日2007年8月8日 申请日期2005年1月24日 优先权日2004年1月29日
发明者杰弗里·H.·德里贝尔比斯, 凯文·W.·高曼, 迈克尔·R.·内尔姆斯 申请人:国际商业机器公司