专利名称：用于在多位快闪存储装置中的高写入性能的方法及系统的制作方法
技术领域：
本发明大体上为有关存储装置的领域，更特别的是，有关用于在多位快闪存储装置中高速编程的方法及系统。
背景技术：
快闪存储与其它类型的电子存储装置由个别储存且提供数据存取的存储单元(memory cell)构成。第一代类型的存储单元储存称作位的单一二进制部分(binary piece)信息，该二进制部分具有两种可能状态的其中一种状态。通常是将该等单元组织成多单元单元，例如包含8个单元的字节，以及可能包含16个或更多个此种单元的字符，通常配置成8的倍数。通过写入一组特定的存储单元而进行储存数据于该等存储装置架构，有时称作编程该等单元，随后在读取操作中可撷取该数据。除了编程(有时称作写入)与读取操作，也可擦除存储装置中数个群组的单元，其中将群组中之各单元设定为已知的初始状态(例如，“1”)。
该个别的存储单元通常包含半导体结构，经设计用来储存一位的数据。例如，许多习知存储单元包含可保存二进制位信息的金属氧化半导体(MOS)装置。擦除、编程、与读取的操作通常通过施加适当的电压至该单元MOS装置的特定端子。擦除或编程操作时，施加电压以致可将电荷储存于该存储单元或从该存储单元中移除。读取操作时，施加适当的电压以致电流可流入该单元，其中该电流量表示储存于该单元的数据值。该存储装置包含适当的电路以便感测所得之单元电流藉此判定储存于其中的数据，然后提供给装置的数据总线端子，供使用该存储装置的系统中之其它的装置存取。
快闪存储为一种非挥发性类型存储，在无电力供应下可予以修改及保留其内容。习知单一位快闪存储经制造成在一个单元结构内，其中各快闪存储单元中只储存一位的信息。每一个此种快闪存储单元包含晶体管结构，该晶体管结构具有源极、汲极、与在基板或掺杂井(doped well)内的信道，以及覆置于该信道上的栅极储存结构。栅极储存结构可包含数个形成于掺杂井表面上的介电层。该介电层经常为多层绝缘体(例如，氧化物-氮化物-氧化物(ONO)层)，为具有两层氧化物层夹着一层氮化物层。
近来已发展出多位快闪存储，其中各单元可储存两个或更多个物理数据位。双位存储单元通常有对称性，其中汲极与源极端子可互换。当施加适当的电压至栅极、汲极、与源极的端子时，可存取两位中之一个(例如，读取、编程、擦除、验证、或其它的操作)。当对该双位单元施加另一组端子电压时，可存取两位中之另一个。
通过施加相对高的电压至栅极与适当的高电压至汲极，以便在靠近汲极的信道中制造“热”(高能量)电子，而可编程典型的双位快闪存储单元。热电子加速通过底部介电层进入电荷捕捉区(例如，氮化物)，且在电荷捕捉层中被捕捉。因有被捕捉的电子，故存储单元的临界电压增加。被捕捉电子所造成的存储单元的临界电压(从而，信道的电导性)的变化即导致存储单元被编程。为读取该存储单元，施加大于未经编程或擦除的存储单元之临界电压但小于已编程的存储单元临界电压之预定栅极电压至栅极。如果该存储单元导通(例如，单元中之感应电流超过最小值)，则该存储单元未被编程(因此该存储单元处于第一逻辑状态，例如，“1”)。不过，如果该存储单元不导通(例如，通过单元的电流没有超过临界值)，则该存储单元已被编程(因而，该存储单元处于第二逻辑状态，例如，“0”)。因此，可读取各个存储单元以便判定它是否已被编程，从而确定该存储单元中数据的逻辑状态。
将数个快闪存储单元组织成可个别寻址的单元或群组，例如字节、字符、页、或区块(block)(有时称作区段(sector))，供读取、编程、或擦除操作通过译码电路存取，藉此在特定存储位置内的单元可执行该等操作。存储装置包含适当的译码与群组选定电路以便寻址或译码该等字节、字符、页、或区块，也包含提供电压至操作中单元的电路，以便完成想要的操作。
可用各种不同的配置将该等快闪存储单元(不论是单一位或多位)互连。例如，可将单元配置成为一个NOR配置，将一横列单元之控制栅极个别连接至字线，而于一特定直行中之各单元的汲极通过导电位线连接在一起，同时阵列中之所有快闪单元的源极端子连接至毗邻的位线或至公共源极端子。操作时，于此种NOR配置之个别快闪单元经由个别字线与位线使用周边译码器及控制电路而寻址，用来编程(写入)、读取、擦除、或其它功能。
另一种习知的单元配置为虚接地(virtual ground)架构，其中横列中之核心单元的控制栅极均连系至公共字线。典型的虚接地架构包含数横列的快闪存储核心单元对，该等单元对具有连接至相关位线的一个单元晶体管之汲极或源极。经由该字线与一对包围该关联单元的位线选定个别的快闪单元。通过施加电压至控制栅极(例如，经由公共字线)及至连接至汲极的位线，同时源极经由另一位线连接至接地(Vss)，而可读取一单元。因此，通过选择性使与待读取单元之源极有关联的位线接地而形成虚接地。核心单元均为双位类型时，上述的连接方式可用来读取单元的第一位，反之通过使连接至汲极的位线接地，并且经由另一位线施加电压至源极端子，同样可读取另一位，从而有效互换源极与汲极区。
又另一种习知的单元配置为NAND架构，其中将核心单元耦接成沿着公共位线横列串联。典型的NAND架构包含数横列形成数条位线的串联快闪存储核心单元，其中各横列中之各单元均连接至其各自的字线。各位线通过位于横列顶部与底部的选定栅极晶体管(select gatetransistor)而分别选择性耦接至位线电压(例如，各种操作用之汲极与源极电压)。经由该字线选定一个别的快闪单元并且经由选定栅极晶体管将选定位线耦接至汲极与源极电压。通过施加读取电压(例如，经由选定字线)至控制栅极同时用高电压激活沿着该位线的所有其它字线而读取单元，同时因为沿着该位线的其余单元均被开启，因此经由选定栅极晶体管，将汲极与源极端子均有效耦合至汲极偏压(drainbias)且接地(Vss)。当核心单元为双位类型时，上述的连接方式可用来读取单元的第一位，反之经由使连接至汲极的位线接地，并且经由另一位线(例如，有效互换源极与汲极端子)施加电压至源极端子，同样可读取另一位。
快闪存储装置有各种可根据快闪存储架构而改变的性能特性。例如，NOR快闪有相对较长的擦除与写入时间，但有可随机存取任一位置的完全寻址/数据接口。此特性使得该NOR架构适于储存不会频繁更新的程序代码，例如，用于行动电话、数字相机、或个人数字助理(PDA)的程序代码。替换地，NAND快闪有相对较快的擦除与写入时间且有较NOR高的核心单元装填密度(packing density)，不过，他的I/0接口通常是供顺序性的数据存取用。结果，经常将NAND快闪用于大量储存类型的装置，例如可移除式快闪记忆卡，USB随身碟(USB flash drive)以及固态硬盘(solid state disk)。
无论如何，经常想要改善读取或编程快闪存储装置的速度。例如，目前编程快闪存储的速度是有点受限的，从而限制快闪存储装置用于需要高速编程的应用系统。就此情形而言，应用系统通常使用其它的存储媒介，例如在复制数据至非挥发储存所(例如，快闪存储)内之前，以DRAM作为暂时快速储存所。因此，亟须改善快闪存储装置的写入性能，尤其是，使想要有高度编程性能及非挥发储存所的应用系统可排除使用其它的储存媒介。
发明内容
为供初步了解本发明的某些方面，以下将简要说明本发明内容。此摘要非本发明的广泛综述。不是要确认本发明的关键或必要组件，也不是要描述本发明的范畴。反而是，此摘要之主要目的是要以简化的形式提出一些本发明的概念，作为以下实施方式中详细内容的前奏。
根据本发明的一方面，提供一种编程一个或更多双位快闪存储单元的方法。本方法包含擦除一部份阵列内各单元的第一与第二位成为第一或初始状态，且随后编程该阵列部份中的各双位单元的第一位成为第二状态。本方法进一步包含根据用户输入的数据，随后编程该阵列部份中的一个或更多单元的第二位成为第一与第二状态中的一种。在上述的方法中，各双位单元的第一位不是用来保存用户数据，反而是用来在后续编程操作期间对与其相关的对应第二位的写入速度有正面作用(使较快速)。在上述例子中，可将第一或第二位位置的任何一个互换为“不理会(don′t care)”的位位置，而用单元内另一位位置完成快速编程。尽管这会减少用户数据的保存密度，但已发现，相较于双位快闪中的2个位或NAND快闪的单一位的习知编程，上述方法可供改进编程速度约4倍或更多。
根据本发明的另一方面，一种擦除双位快闪存储单元的方法包含从快闪存储阵列的一预定部份内各单元的第一与第二位位置移除电荷。在一个实施例中，从第一与第二位位置移除的电荷量足以迫使各位成为第一状态。本方法进一步包含施加电荷至阵列的预定部份内的双位单元中的每一个的第一位位置。随后，执行一编程操作，其中根据用户输入的数据将阵列的预定部份内一个或多个双位单元的第二位位置编程为两种可能状态中的一个。此外，本发明考虑到对于阵列部份中的每一单元的第一与第二位位置互换作为“不理会”位位置。在本实施例中，施加电荷至第一位位置大幅增加随后将用户数据写入至与该等单元有关联的第二位位置的速度。在一个实施例中，将任一数量的电荷供给至第一位位置，同时在另一个实施例中，所供给的电荷足以将第一未编程的位位置改变为第二(已编程的)状态。在一个实施例中，在嵌入式擦除处理(或预先状况处理)期间完成施加电荷至单元中这些位中的一个，以致能快速写入用户数据至随后开启的这些单元的另一位。
在本发明的另一方面中，提供一种划分双位快闪存储阵列的方法。本方法包含识别整个阵列中的一阵列部份用于对其的快速写入操作。识别后，导引快速写入操作至该已被识别的阵列部份，其中该等快速写入操作不同于执行于非如此指定的阵列部份(以标准速度编程)的操作。在一个实施例中，该等快速写入操作不同于区块擦除(或预先状况处理)程序中的标准写入操作，其中该已被识别的阵列部份中各单元的第一与第二位位置通过从其中移除足够的电荷而被擦除。此外，随后供给电荷至该已被识别的阵列部份内各单元的第一位位置，从而提供后续快速编程操作给一个或多个单元中的第二位位置。快速写入区块不一定要为连续可动态设定该快闪存储中的任一区块为正常速度或高速区块。
根据本发明的另一方面，识别用于快速写入操作的一特定阵列部份可由用户控制从而可供弹性划分用。在一个实施例中，将表示特定阵列部份是否被指定为快速阵列或正常阵列部份的用户控制数值加载一命令寄存器。本方法进一步包含存取该命令寄存器或送出一查询命令至与对应阵列部份有关的位置以确定其中的数据，该阵列部份是否为快速写入阵列部份，并且如果完成确定，则执行一快速写入区段擦除、页写入、或页读取操作。
本发明进一步包含设定“快速写入模式”，接着与该快速写入模式相关的任何操作；以及重新设定为“正常模式”，接着与正常模式有关的任何操作。本方法可进一步通过送出模式查询命令查询当下的装置模式(快速写入或正常的)并且由状态寄存器读取该状态。
本发明也针对一种双位存储，其包含双位快闪存储单元的核心单元阵列，这些双位快闪存储单元通过配置成为多个阵列部份(例如，区段)。该存储进一步包含控制电路，该控制电路配置成可划分这些多个阵列部份成为快速写入阵列部份与正常写入阵列部份中的一个(其中两部份不一定为连续)。此外，在一个实施例中，该控制电路进一步包含快速写入控制逻辑，配置成在阵列中划分出指定为快速写入阵列部份上执行快速写入区块擦除操作。该快速写入控制逻辑，例如，配置成可通过移除其中的电荷而区块擦除快速阵列部份中的各双位单元的第一与第二位位置。进一步配置该控制逻辑以供给电荷至快速阵列部份中各单元的第一位位置，从而利于随后对快速写入阵列部份内任一单元第二位位置的快速写入操作。
在本发明的另一方面中，双位快闪存储包含数个双位快闪存储单元的核心单元阵列，这些双位快闪存储单元配置成多个阵列部份，例如存储区段。该存储进一步包含控制电路，经设计成可两阶段选择性区块擦除被指定用于快速写入操作的阵列部份中的其中一个，其中第一阶段包含区块擦除在其中的各单元的第一与第二位位置成为第一状态。进一步设计该控制电路可在第二阶段供给电荷至每一个已区块擦除的单元的第一位位置。在一个实施例中，所供给的电荷足以使第一位位置被读取为第二状态。随后，该快速写入阵列部份可具有用户数据，该数据以大体快于习知存储架构的速度编程至在其中的一个或更多单元的第二位位置。
以下提出实施方式及附图详细图解说明本发明某些方面与具体实施。但这些只是可运用本发明原理的各种方式中的少数。
图1为部份横断面图，显示配置成储存两个物理数据位的双位快闪存储单元的实施例；图2为方块图，显示能使用本发明的快速写入方法及装置的示范性快闪存储装置；图3为示意图，显示可使用本发明的快速写入方法及装置的虚接地型双位快闪存储架构；图4为部份透视图，显示可使用与本发明结合的虚接地型架构中的几个双位快闪存储单元的示范性布局；图5为沿着图4的虚线5-5的部份横断面图，系显示有两位位置被编程为一状态(例如表示逻辑状态“0”)的双位快闪存储单元；图6为流程图，系根据本发明的一态样，显示一种执行快速写入区块擦除、接着高速写入的方法，其中动作204与206描述实施例的快速写入区块擦除处理；图7为部份横断面图，显示依照本发明基于先前操作，有数据随机分布于其中，快速编程操作之前，快速写入阵列部份内的多个双位快闪存储单元；图8为部份横断面图，显示根据本发明，于区块擦除步骤后图7的多个双位快闪存储单元；图9为部份横断面图，显示根据本发明，于快速写入阵列部份中的第一位位置区块编程后第7图的多个双位快闪存储单元，从而显示该快速写入区块擦除处理后快速写入单元的状态；图10为部份横断面图，显示根据本发明，在编程该快速写入阵列部份内单元中的一个或更多的第二位位置后图7的多个双位快闪存储单元，其中基于用户数据，各位可为两种状态中的一种；图11为流程图，显示根据本发明，划分双位快闪存储为快速写入阵列部份与正常阵列部份的方法；图12为示意图，显示双位快闪存储阵列以及用于分别划分该快闪存储阵列成为快速写入阵列部份及正常阵列部份的命令寄存器；以及图13为示意方块图，显示具有控制逻辑的双位快闪存储装置，该控制逻辑配置成可根据本发明的快速写入操作程序划分并且操作该装置。
具体实施例方式
以下参考附图描述本发明之一个或更多具体实施，其中各图相同的组件均用相同的组件符号表示。以下在一示范性双位快闪存储装置的背景下，图解及描述本发明之一个或更多态样，其中在电荷捕捉层上方形成数条导电掺杂复晶硅字线，藉此在底下的硅半导体主体中，结合扩散位线部份(例如，源极/汲极)而产生数个快闪存储单元，将该等单元组织成是在虚接地阵列中沿着横列(例如，字线)与直行(例如，位线)。不过，本发明不受限于图标的具体实施且可替换地结合于任一特定类型的基板材料(例如，硅晶圆、SOI晶圆、磊晶层、等等)、任一类型的双位快闪存储单元结构、以及任一阵列配置(例如，NOR、虚接地、等等)。
可结合本发明一起使用的示范性双位快闪存储单元图标于图1，且以组件符号10表示。该双位单元10系位于半导体主体12内，例如掺杂基板或基板内之掺杂井区。源极/汲极区14与16用上方形成栅极结构20的信道区18隔开。本实施例之栅极结构20包含掺杂复晶硅栅极22，系位在例如ONO(氧化物-氮化物-氧化物)层之电荷捕捉介电质24上方。一旦源极/汲极区14、16与栅极22有适当的偏压(以下将予以详述)，可供给电荷至两个不同的位位置(在图1中标示为A与B)或移除其中的电荷。
图2为示意图，显示根据本发明之一态样，示范性双位快闪存储装置100之上视图。该存储100通常包含半导体主体102，该半导体主体102包含一个或更多有双位快闪存储单元在其中的高密度核心区104。该等高密度核心区通常包含可个别寻址、大体相同的双位快闪存储单元的一个或更多MxN阵列104。在此等阵列104中，可将存储进一步划分为更小的存储单元阵列部份，例如多个区段(sector)，不过，本发明可用任一此种存储单元的配置。在装置的别处，有较低密度的周边部份，且通常包含输入/输出(I/O)电路106以及用于选择性寻址个别存储单元的编程电路。该编程电路系予以部份图标且包含一个或更多x译码器108与一个或更多y译码器110，该等x译码器108与y译码器110与该I/O电路106及控制逻辑电路112合作用于选择性连接于选定地址的存储单元之源极、栅极、及/或汲极至预定电压或阻抗以影响各存储单元上的指定操作(例如，编程、读取、与擦除，并且导出影响此等操作所需之电压)。
图3的实施例显示装置100内核心阵列104中之一个的一部份，其中分别沿着字线WL0至WLN并且沿着位线BL0至BLM图标数横列、数直行的部份单元，在此实施例中图标的阵列104为虚接地配置。该阵列104包含数横列的双位快闪单元120，带有数个耦合至相关字线WL的控制栅极端子；以及数直行的单元120，带有一个单元之汲极，该单元系与毗邻单元之源极一起耦接至相关的位线BL。在此配置中，给定直行内单元120的汲极端子均连接至同一位线BL。
经由对应字线WL与包围该标的单元的一对位线BL而可选定个别的快闪单元120，其中字线与位线的讯号均由控制逻辑112与译码器电路108、110(图2)产生。因此，当施加正电压到耦接至单元120汲极的位线BL时，在单元120的汲极与源极之间建立导电路径，接地则由控制逻辑112与译码器108、110提供适当的位线讯号。以此方式，通过选择性连接接地至仅与选定待编程或读取的快闪单元源极端子有关联的位线而形成虚接地。
请参考图4，为双位快闪存储阵列之一部份的透视图，显示如图3所示虚接地架构之示范、简化布局中之数个双位单元140。该等单元140包含扩散式或埋入式位线144与146，系作为半导体主体102内之源极/汲极区。在主体102上的是电荷捕捉介电层，例如，三层式ONO148，包含有第一氧化物150、第二氧化物152、以及夹在两者中间的氮化物层154。在电荷捕捉介电质148上的均为已图样化、已掺杂的复晶硅字线160、162，大体垂直于埋入式位线144、146。
图5为图4的双位快闪存储装置沿着虚线5-5绘出的部份横断面图。在图5的实施例中，已图样化的复晶硅字线((数个)晶体管栅极)横向延伸通过伸入图面的多个埋入式位线(数个源极/汲极)144、146。基于源极/汲极区与控制栅极的偏压作用，可分别擦除、编程或读取沿着字线上的每一个单元。如图5所示，3个部份图标的双位单元，各有通过所施加的电荷而至少部份被编程的第一与第二位位置A与B。例如，通过使位线144偏压为正汲极电位、使位线146偏压为接地源极电位、控制栅极偏压为能编程的电位，电子由源极146流向汲极144。有些电子是有足够的能量可克服与氧化物绝缘体层150有关的能障(energy barrier)而注入到电荷捕捉层内(例如，大部份是到氮化物层154)，此为习知的热电子注入现象(hot carrier injection)。根据汲极与控制栅极偏压作用的大小及/或持续期间，可改变注入一位位置(例如，图5的位位置B)的电荷量。如果将足够的电荷注入位位置B，则会提高用于该位位置的快闪单元之临界电压，藉此一旦读取该单元后，该位位置已由第一状态之已擦除或未编程的状态(例如，“1”)变成为第二状态之已编程的状态(例如，“0”)。
同样，通过切换源极/汲极区(例如，偏压区144为源极而区146为汲极)，可经由热电子注入将电荷注入位位置A，其中电荷供给量最后会决定与该位位置有关联的状态。
通常是用进行编程该位要花费的时间以及进行任一后续的编程验证操作所需的时间估量编程快闪存储单元要花费的时间。例如，在编程一位至想要状态后，执行编程验证操作以验证该数据位是否处于想要的状态。如果没有，则再施以编程脉冲，接着再进行另一编程验证步骤。在习知的存储装置中，以执行初始编程操作接着后续重复编程操作验证平均次数所需之总时间界定的写入或编程速度，无法快到足以可在需要快速写入速度的应用系统中使用快闪存储。
本发明人注意到将第一位第一位位置编程的速度与同一晶体管上(例如，第二位位置)对应第二位的速度系基于第一位的已编程状态改变第二位位置的电子特性而有所不同。在某些情况中，通过对应第二位改变一位之装置性能系称为互补位干扰(complementary bitdisturb，CBD)，且通常视为应避免或排除的问题。本发明人注意到可利用CBD现象的至少一态样，以提供呈现写入或编程速度大体快于习知装置的双位快闪阵列部份，例如，约4倍或更快(例如，为双位快闪或单一位NAND之习知写入时间的百分之20至25)。本发明通过区块擦除一群组的单元而达成上述性能，即，由单元的两位位置移除电荷以实现该等位置的第一状态。随后，在群组中各单元的第一位位置处供给电荷，藉此改变群组中各单元的电子特性。例如，可提供足够的电荷以便编程第一位位置成为第二状态。随后，可对群组内单元的第二位位置执行编程操作，其中因为其互补位上有电荷，则该等编程操作大体比习知单元快。一个性能上的取舍是在于该组单元只在第二位位置中可保有有意义的数据，从而使阵列部份内的密度减少一半，不过，发现相较于习知装置，对该等单元的编程速度增加约4倍或更多(例如，实现30兆字节/秒以上的写入速度)。
尽管本发明分别以位位置A与B实例说明第一与第二位位置，但应了解，可互换第一与第二位位置使得第一位位置可为A位或B位，而此等变化应仍落入本发明范畴内。
请参考图6所提供的流程图，其根据本发明，图标一种设定双位快闪存储单元利于高速写入性能且随后执行该快速编程的方法200。以下参考图7至10，图解及说明本示范方法200，其中本方法处于各种阶段的图标装置与结构并非按尺寸绘出。尽管以下用一序列的动作或事件说明示范方法200，然应了解，本发明不受限于该等动作或事件的顺序。例如，根据本发明，某些动作可以不同的顺序或与其它除了本文所图标和/或说明的动作或事件同时进行。此外，具体实施本发明方法不一定需要所有图标的步骤。再者，具体实施本发明方法可结合本文所图标及说明的快闪存储装置的制程及/或加工以及结合其它未图标的结构与装置。
本方法由202开始，初始化快速编程设定操作，其中在204，在双位核心单元存储的选定部份上执行区块擦除操作。在一个实施例中，根据本发明，将核心存储划分为多个存储区段，且该等区段可有不同的大小。在一个实施例中，该区块擦除操作用来从该选定存储区段内各双位快闪存储单元的第一与第二位位置移除电荷。例如，通过适当经由相关位线的偏压作用于源极/汲极区，并且施加负电位至栅极电极，可储存于位位置其中之一的电荷由该电荷捕捉层取出，且降低与彼相关的临界电压。同样，通过互换源极/汲极区且再度施加偏压，移除储存于区段内单元第二位位置的任何电荷，从而降低与彼相关的临界电压。该区块擦除操作能从选定区段内各单元的第一与第二位位置取出足够的电荷以便建立第一状态(例如，未编程状态，“1”)较佳。
开始时，如图7所示之阵列部份，其中基于例如先前的编程，在双位单元内的数据通常有随机性。也就是说，有些单元的两个位位置为已编程，而有些单元的两个位位置为已擦除，同时其它单元的第一或第二位位置为已编程。在204的区块擦除操作后，如图8所示的单元，其中在选定区段内各单元的第一与第二位位置A与B看不到电荷。尽管图8显示该等位置为完全没有电荷，但应了解，第一与第二位位置之一或两者仍会有一些残余电荷，这仍落在本发明范畴内。从各单元的两位位置取出足够的电荷以便被读取为未编程状态较佳。
然后，方法200进行至206，其中，在202的快速编程设定的第二部份中，在选定区段内各双位单元的第一位位置处执行区块编程操作。在本发明的一态样中，将各单元的第一位位置(例如，位位置A)编程为第二状态的已编程状态(例如，“0”)。在本发明的一替代态样中，于206第一位位置的区块编程可只包含供给电荷至该等第一位位置中的每一个，其中电荷不足以改变第一位位置的状态。已发现，即使第一位位置内有相当少量的电荷仍足以导致对应第二位位置后续编程速度的大幅改善。
在206区块编程该等单元第一位位置的结果分别图标于图9与图10。例如，在图9中，经编程而带有足量电荷的第一位位置220(例如，于选定区段内各单元的位位置A)图标为相对较大深色影线的面积。替换地，在图10中，将第一位位置220切换为对应至位位置B以显示本发明由于双位单元可对称操作而可应用于任一情形。此外，图10图标将较少电荷量供给至第一位位置的情形，因此电荷分布较小，从而以较浅色影线表示。因此，应了解，此类变化视为仍落在本发明之范畴内。应了解，此电荷量是大于已擦除位位置。在这方面，电荷充分不对应于第一(或已擦除)状态，即使电荷可能不足以使该位位置被编程为第二状态，它会对应至数据会被读取为在习知意思上为不同的状态的位准。
接着在202进行快速编程设定，可在207开始执行实际的快速编程操作，其中是在208执行该区段内单元中的一个或更多的第二位位置的编程。该快速编程操作可包含会立即接着进行动作202的设定，或若必要时可稍后进行的编程操作。此外，在208该区段内单元中的一个或更多个内可能发生快速编程，这取决于待储存于其中数据的本质与数量。随后，图6的方法200在210结束。
应进一步了解，图6的方法200可限定为整个核心存储中的一个或更多区段或其它阵列部份。亦即，尽管方法200提供实质改善写入速度，但会减少该等区段的存储密度，因为快速写入区段内单元的各个第一位位置无法用来保存数据；结果，合意的方式为，整个核心存储内只有一个或更多区段是专属于快速写入操作同时可结合习知编程技术操作其余区段。再者，作如此划分的区段个数可弹性控制以提供存储对于经过时间的不同需要，或者是为单一芯片提供弹性不同应用系统可考虑到需要不同数量的快速写入存储与高密度(正常写入速度)存储。
根据本发明的另一态样，提供一种将双位快闪存储划分成快速写入部份与正常写入部份的方法300，如图11所示。该方法300开始于302，并且在304进行查询核心阵列内所有的区段是否被处理成为快速写入阵列部份或区段。如果对查询的响应为肯定(在304为是)，则在306将核心阵列内所有区段用划分命令码改变为快速写入。在上述实施例中，假设存在预设条件，其中每一个区段均初始设定成为正常写入操作模式。不过，此预设条件的替代仍涵盖于本发明内。一旦在306将命令码设定为对每一个区段为快速写入模式，则方法300可在308结束完成划分，且在后续的操作中控制电路会存取包含在306设定用于完成快速写入操作的命令码划分位置。
如果在304的查询结果是否定的(在304为否)，则方法前进至310，其中进行另一查询核心阵列内所有区段是否可处理成为正常写入区段。如果响应为肯定(在310为是)，则在312在例如存储位置内仍维持当下情形的预设命令码。此外，动作312假设预设命令码是设定为正常操作。不过，如果存在不同的预设条件，则可改变命令码，例如，如以上在306处所说明的。一旦动作312完成，则方法300前进至308，其中划分已完成且随后控制逻辑可用该等命令码设定供随后写入(编程)于其中的核心存储。
如果在310对查询的响应是否定的(在310为否)，则在314将区段计数器变量“N”设定为代表核心阵列(例如，N＝0)内第一区段的初始值。随后在316完成查询该特定区段(例如，初始区段0)是否划分为快速写入区段。如果对查询的响应是肯定的(在316为是)，则在318将与当下区段N有关的命令码改变成可反映该区段已划分为快速写入区段。然后，在320区段计数器变量N加1，接着在322通过计数器变量与最大临限值的比较而查询是否已评估所有的区段。如果对322查询的响应是否定的(在322为否)，则额外的区段仍需评估并且划分该核心阵列，而方法300前进至查询316，其中评估下一个区段以确定该区段是否将设定为快速写入区段或正常区段。如果对316查询的响应是否定的(在316为否)，则在324将当下被查询的区段维持为正常写入型的区段，并且方法分别在动作320与322前进至核心阵列中下一个区段。
应了解，在另一实施例中，该区段计数器可向下计数在304初始设定为最后一个区段，且在320减1，直到在322为第一笔记录，或任何其它可涵盖双位存储所有区段的计数法。另一选项为界定一群组(一个或更多)设定为高写入速度区段的区段(例如，快闪核心阵列的最前端或最末端)，且只计数此群组中的区段。
也应了解，视需要维持此一区段表，且可具体实施其它的方法以确定是否一区段为快速写入或正常区段。例如，用户在此应用系统中可追踪区段的状态，且也可使用区段状态查询命令以验证储存于任一区段的数据的模式。
图12显示在一个实施例中，如何可实施图11的方法300的示意图。图12中，将一核心单元阵列350划分为N个区段352，编号为区段0至区段(N-1)。如先前所述，尽管可在区段内实施本发明的划分，但应了解，可用其它的阵列部份大小，且该等阵列部份本身的大小也可改变，且任何此类的变化仍是落在本发明的范畴内。在双位快闪存储上或与双位快闪存储相关的存储位置，例如区段命令寄存器354有多个大体对应至核心阵列350内区段的数据位置。由于划分是根据图11的方法300或根据另一划分方案，与该区段是否用作快速写入区段或正常写入区段有关的数据储存于对应的数据位置内。在图12的实施例中，使用单一数据位，其中对于对应至该数据位置的给定区段，“0”对应至想要的正常写入模式，而“1”对应至想要的快速写入模式。然后，例如在各种编程和擦除操作的后续设定及执行中，通过控制电路可存取及使用该数据。
本发明也针对一种双位快闪存储装置，该装置具有核心单元阵列与控制电路，配置成可根据本文所述的操作原理进行操作。例如，在本发明的一个态样中，设有控制电路可将核心阵列内多个阵列部份(例如，区段)分别划分为快速写入阵列部份与正常写入阵列部份中的一种。在本发明的另一态样，提供一种控制电路利于通过以两阶段区块擦除该等阵列部份而快速写入操作于选定的存储部份，其中于第一阶段是将两位位置擦除(例如，从中移除电荷)，而在第二阶段编程第一位位置(例如，供给电荷)。随后，执行写入操作于选定阵列部份内一个或更多单元的第二位位置，其中因为互补位(第一位)位置内刻意留有电荷，故完成该等写入操作所需时间约为习知写入操作所需时间的百分之20至25。等于快速写入速度的短写入时间，比双位快闪或单一位NAND快闪的正常写入速度快4倍或更多。
请参考图13，提供一种双位存储装置400，且包含双位快闪存储阵列402，该双位快闪存储阵列402配置成为多个阵列部份，例如区段。控制电路404耦接于该存储阵列402，且经由支持电路例如X与Y译码器(未图标)提供各种操作(例如，擦除、编程、与读取操作)用之控制及数据讯号给该阵列内的双位快闪单元。该装置400进一步包含区段命令寄存器或其它类型的数据位置406，该数据位置406包含大体对应至该核心阵列402内各种阵列部份的数据。该数据系表示该等阵列部份是否会以快速写入模式或以正常写入模式操作，且通过该控制电路404存取以便完成与彼等有关联的独特操作。最后，该存储装置400包含用户接口408，利于弹性划分该核心阵列分别成为快速写入模式与正常写入模式部份。
该控制逻辑404分别包含快速写入控制电路410与正常写入控制电路412，该等电路系用于根据当下阵列部份或区段是否已指定为快速写入阵列部份或正常写入阵列部份而提供用于控制快闪阵列402的各种操作。根据从区段命令寄存器406提供给控制电路404的数据，该控制电路使用写入控制电路410、412中的一个完成想要的操作。应了解，写入控制电路410与412可能包含分开为数件的硬件或可整合成单一状态机(state machine)，或者是若必要，甚至通过固件来提供，而任何提供此类控制功能均涵盖于本发明的范畴内。
在指定为快速写入型区段的区段的实例中，在一个实施例中，该控制电路404以供快速写入于其中的区段为条件。在一个实施例中，该电路404使用快速写入控制电路410以执行类似于上述图6动作204至206的操作。亦即，初始区块擦除该选定区段，其中区段内各双位单元的两位位置有足够的电荷从其中移除以便实现第一状态的未编程状态(例如，“1”)。然后，该快速写入控制电路410编程选定区段内各单元的“不理会”或互补位。如先前所述，在一个实施例中，编程该快速写入区段内各单元的第一位位置(例如，位位置A)。在一个实施例中，其编程足以改变互补位(位位置A)的状态成为第二状态(例如，“0”)。替换地，可供给较少量电荷给互补位(例如，第一位位置)使得该位实际上不会改变状态。已发现，即使互补位内有少量的电荷，增加对选定区段内各单元的第二位位置的编程速度是有利的。
用上述的快速写入控制电路操作，将这些快速写入区段或各区段配置成可供后续的快速编程。在这些情况中，将该快速写入控制电路410进一步配置成可提供控制讯号以便提供以相当高的数据率转换数据至选定区段或各区段内单元的第二位位置。在一个实施例中，送至单元的控制讯号、汲极偏压脉冲、以与栅极偏压脉冲，可为时间较短的脉冲，从而可增加数据转换速率。此外，已发现，编程验证电路，尽管用于正常写入阵列时是一样的，但仍可用较少时间完成数据转换。亦即，取代编程验证与再编程步骤重复平均4至5次，反之，因有本发明之互补位的编程，编程验证与再编程步骤重复平均约一次。结果，显著减少完成编程所需的总时间(即使未减少编程汲极与栅极的脉冲时间)。
应注意，由于快速写入区段中的编程只针对第二位位置，故编程状态机将不同于用于正常写入区段阵列控制电路412内者。此外，由于有意义数据只在第二位位置，在快速写入控制电路410内的读取状态机电路将不同于在正常写入区段控制电路412内者。再者，如先前所述，尽管在此提供于大部份的实施例，但第一位位置参考为双位单元的A位位置，应了解，若必要，第一位位置可替换地参考为B位位置，因为双位快闪存储单元为对称的。最后，由于快速写入模式只用位位置中的其中一个供数据保存，故可进一步使用结合该控制电路404的计数器414以计数执行于快速写入区段的操作次数，并且提供转换(changeover)，其中为了使单元内的两位位置有大体平均的作业循环效果(operational cycling effect)，在预定次数的操作周期后，第一位位置由A位改变为B位或反之亦然。此外，若必要，在无计数器的存储装置的使用期间，可以其它的预定次数重复转换使得第一位位置在A与B位位置之间来回互换。
无论如何，通过快速写入控制电路410与正常写入控制电路412在其中所进行区块擦除操作、编程操作、与读取操作的操作控制，两者是不同的。
此外，该控制电路404配置成若需要时，用单一转换命令或任一命令的组合(例如，读取一页或更多快速写入部份以及将它写入于相同快闪装置或另一个的正常部份的一页或更多)，选择性地转换在快速写入阵列部份(相对低密度存储区)与正常写入阵列部份(相对高密度存储区)之间的数据。可改变转换数据的数量。
尽管上述实施例是以双位快闪的相关事项说明本发明，但对于每单元有至少两个物理位的任意多位快闪存储，本发明仍为有效，在此第一位(或数个位)的编程会导致相同存储单元内的其它位(或数个位)有较快的写入速度，且所有此类变化均涵盖于本发明。
尽管在上述的实施例中，系以包含区块擦除单元的快速编程设定模式进行单元群组的预先编程或预先状况处理，但是本发明仍涵盖其它的变化。例如，可区块擦除一群组的单元使得多位单元的各位被编程成为给定的状态(例如，移除其中的电荷)。然后，稍后结合编程操作，执行快速编程设定。就此情形而言，当要编程给定单元时，预先编程或预先状况处理步骤开始供给电荷给第一位，接着编程该多位单元中的第二位。以上述方式，第二位的编程仍比未按照上述方式处理的习知单元快(例如，约可快2至3倍)。
此外，尽管是在双位存储单元的背景下提供许多上述实施例，但本发明仍涵盖具有大于两个位的多位单元。例如，本发明可使用四位或八位单元。就此情形而言，在单元擦除后，可供给单元的一位电荷至某个程度以利快速写入于该单元中的一个或更多其余位。替换地，在单元擦除后，可供给一个以上的位电荷达某一程度以利快速写入于该单元中的一个或其余位。所有这类的排列均涵盖于本发明的范畴内。
尽管已显示及说明本发明，但对图标实施例可做出一个或更多具体实施、变更及/或修改而不脱离本发明申请专利范围的精神与范畴。特别是关于用上述组件或结构(组合件、装置、电路、系统、等等)所执行的各种功能，希望用来描述该等组件的术语(包含参考之″机构(means)″)都能对应到(除非另有说明)任何可执行所述组件(例如，功能性等价)之特定功能的组件或结构，即使不是结构性等价于执行本文所图标的本发明示范性具体实施中之功能的揭示结构。此外，尽管关于数种具体实施中之一个本发明已揭示特定特性，若必要且利于任一给定或特定的应用系统，该特性可与其它具体实施的一个或更多其它特性结合。此外，在用在实施方式及申请专利范围的术语“包括”、“包括于”、“具有”、“有”、“带有”、或彼之变化的范围内，希望此等术语在某种兼容程度上类似于术语“包含”。
产业适用性本发明的系统及方法可用于非挥发存储的领域，能改善快闪存储装置的写入速度。
权利要求
1.一种将多位快闪存储阵列划分为快速写入部份与正常写入部份的方法(300)，该方法包含识别双位快闪存储单元(316、318、320、322)的阵列部份用于对其的快速写入操作；以及在对其的写入操作之前，对该已识别的快速写入阵列部份执行快速写入致能擦除操作(200)，其中该快速写入致能擦除操作不同于待执行于另一阵列部份的擦除操作，该另一阵列部份包含存储单元的正常写入阵列部份，该正常写入阵列部份不被识别用于对其的快速写入操作。
2.根据权利要求1所述的方法，其中执行该快速写入致能擦除操作包含擦除该已识别的快速写入阵列部份中各单元(204)的第一与第二位位置；以及将电荷供给至该已识别的快速写入阵列部份中各单元(206)的该第一位位置，其中供给至该第一位位置的电荷与用户数据无关，从而提供后续快速写入操作给其中各单元的第二位位置。
3.根据权利要求1所述的方法，其中识别该快速写入阵列部份包含在命令寄存器(354，406)内与该已识别的快速写入阵列部份有关的位置给命令寄存器加载表示快速写入模式的值；或设定该快闪存储阵列(402)为“快速写入模式”，在此将所有后续的命令视为与快速写入部份有关。
4.根据权利要求3所述的方法，进一步包含对该多位快闪存储阵列执行擦除，其中执行该擦除包含识别(316)该存储阵列的待擦除部份；在与该已识别的待擦除阵列部份有关的位置评估该命令寄存器(354，406)的模式；以及基于该评估，在该已识别的阵列部份上执行该快速写入擦除操作(410)，或者与该快速写入擦除操作不同的正常擦除操作(412)。
5.根据权利要求1所述的方法，其中该阵列部份(402)包含多个物理上不相互连续的存储区块。
6.一种多位快闪存储器(400)，包含核心单元阵列(402)，包含配置成多个阵列部份的多位快闪存储单元；以及控制电路(404)，配置成将该多个阵列部份划分成快速写入阵列部份与正常写入阵列部份中的一种。
7.根据权利要求6所述的多位快闪存储器，其中该控制电路(404)进一步包含快速写入控制逻辑电路(410)，该快速写入控制逻辑电路(410)配置成在该核心单元阵列的该快速写入阵列部份上执行快速写入区块擦除操作，且其中该快速写入控制逻辑电路(410)配置成在该快速写入区块擦除操作中，通过移除电荷而区块擦除(204)该快速写入阵列部份中各快闪存储单元的第一与第二位位置，且进一步配置成随后将电荷供给(206)至该快速写入阵列部份中各单元的第一位位置，从而利于对该快速写入阵列部份中一个或更多该单元的第二位位置的后续快速写入操作(208)。
8.根据权利要求6所述的多位存储器，进一步包含命令寄存器(354、406)，该命令寄存器包含与该多个阵列部份有关的多个储存位置，且在其中包含表示所述阵列部份是快速写入阵列部份或正常写入阵列部份的数据，并且其中该控制电路(404)配置成访问该命令寄存器(359、406)用于划分该多个阵列部份。
9.根据权利要求8所述的多位存储器，进一步包含耦接至该命令寄存器(406)的用户I/O接口(408)，且配置成利于用户来配置该多个阵列部份的划分。
10.一种多位快闪存储器，包括多个存储划分部(402)，分别划分为正常写入划分部与快速写入划分部；以及控制电路(404)，配置成提供写入、擦除以及读取的操作命令至该快闪存储器的该正常写入划分部及快速写入划分部，其中该控制电路用于该正常写入划分部与快速写入划分部的写入命令不同，且其中与该快速写入划分部有关的写入命令包含设定模式，其中将不用于保存用户数据的第一位设定为第一状态。
全文摘要
本发明提供数种方法及电路用于在双位快闪存储阵列中执行高速写入(编程)操作。方法(200)包含，例如，擦除(204)阵列内各单元的第一与第二位成为第一状态，编程(206)阵列内各单元的第一位成为第二状态，且随后根据用户的数据编程阵列内一个或更多单元的第二位成为第一与第二状态中的一种，结果该第二位可快速写入(编程)。此外，该电路包含，例如，核心单元阵列(402)，具有配置成多个阵列部份的双位快闪存储单元。该电路进一步包含控制电路(404)，配置成可选择性区块擦除该阵列部分中的一个，其中在区块擦除(204)的第一阶段，于一个阵列部分内各双位快闪存储单元的第一与第二位位置两者均被移除足够的电荷以实现第一状态。该控制电路(404)进一步配置成在区块擦除的第二阶段(206)中，供给电荷至一个阵列部分内各双位快闪存储单元的第一位位置以致随后可快速写入用户的数据至第二位位置。
文档编号G11C11/56GK1969340SQ200580019314
公开日2007年5月23日 申请日期2005年2月11日 优先权日2004年4月16日
发明者M·伦道夫, D·汉密尔顿, R·科尔尼采 申请人:斯班逊有限公司