专利名称：使用双位线作电流读出的低功率非易失性存储单元的制作方法
技术领域：
本发明涉及非易失性存储晶体管，尤其涉及于低压工作的非易失性存储单元。
背景技术：
碰撞电离为人所知已有多年。授予B.Eitan的美国专利No.4,432,075和授予Hayashi等人的美国专利No.4,821,236都叙述了一种与一电荷发生器邻接的EEPROM晶体管，其在EEPROM附近形成一衬底电流，在EEPROM的表面下的电极附近产生过剩电荷或空穴，类似于空间电荷。假定空穴被产生并向着EEPROM的其中一个电极加速，所产生的二次电子的能量足以穿透在衬底上的栅极氧化层并且注入到一导电浮栅中。对于EEPROM来说，浮栅可通过带带隧穿而带电，在这种情况下就无需一在浮栅上的控制栅。众所周知，与要用12伏或更高伏作编程的常规EEPROM相比较，使用碰撞电离的EEPROM只要求较低的电压就可进行编程和擦除。
美国专利No.4,334,292揭示了一种采用至少两条位线作单元编程和读出的非易失性存储单元。其中采用电荷注入区以降低存储单元的电源电压电平。
美国专利No.4,821,236示出了一种表面下的注入区，其可在一非易失性存储单元的一浮栅上产生存储电荷。此外还可参阅涉及碰撞电离的美国专利No.6,125,053。
在制造EEPROM中所遇到的问题之一是产生编程所需的高压。在只有低电压可用时，通常要采用电荷泵等等来提供内部编程电压。该些电荷泵会占据昂贵的芯片面积并且需要辅助计时电路以操作与电荷泵相关联的开关。而且，计时电路可能需要调节而需要其它的辅助电路。同样，用于读取EEPROM的电路要求控制栅上要有高压以将电荷自浮栅驱除。电压必需够高，以获得可读出的够大的电流。其次，在只使用低压电源之处就一定要使用增压电路。
本发明的一个目的是发明一种可在非常低压下工作并且无需使用电荷泵等等的EEPROM结构。
发明内容
上述目的通过一种EEPROM晶体管来实现，其可用金属氧化物半导体(MOS)技术以非常低的电压进行编程和读出，其中读出操作使用两条平行的位线，一条位线表示数字1而另一条位线则表示数字0。在这种环境下，通过形成一虚拟二极管来促进电荷存储，该虚拟二极管是通过一PMOS晶体管或者一在P阱中的NMOS晶体管的源极或漏极的反向偏压来形成且其产生一极性以使电子可从具有电流的源极或漏极流到衬底和其它地方。该反向偏压为一有效的P-N结，类似于一虚拟二极管，而一冲击源极或漏极的空穴逆流使自由电子产生。该些电子的若干部分被推向在浮栅上的控制栅。同时，一在控制栅上的会吸引电荷的低电压将电荷拉到浮栅并使电荷在其处存储以表示数据状态，诸如1或0，从而提供一种新颖的推挽式偏压结构。
为了擦除电荷存储晶体管，可以向控制栅施加一相反的电压，其将电荷从浮栅驱入接地的衬底。为了读出电荷存储晶体管，则要求一用作为一开关的第二晶体管和一用作为读出晶体管的第三晶体管。当电荷存储晶体管带电时，开关晶体管的沟道会阻断自该读出晶体管的电导以及电流会通过该开关晶体管流入一第一位线。当电荷存储晶体管不带电时，存储晶体管的沟道就可以导通以及自选择晶体管的电流就可通过电荷存储晶体管流入一第二位线。因此，一在第一位线中的电流脉冲表示存储晶体管带电，并表示一第一数据状态；而一在第二位线中的电流脉冲则表示在存储晶体管不带电以及表示一第二数据状态。
电荷存储晶体管和开关晶体管具有相似的结构，但是只有一个晶体管会充电，因为其具有一可为单元充电的表面下的P-N结。该开关晶体管明显具有一浮栅，其可使用该明显的浮栅使沟道上的控制栅电压衰减。在电荷存储晶体管的沟道被其浮栅上的电荷阻断时，在开关晶体管的沟道上有足够的电压影响以容许导通。在开关晶体管的浮栅上没有电荷存储。由于开关晶体管的浮栅是浮动的，其会将一电场自控制栅传到沟道以控制晶体管的开关特性。采用小的几何结构，所有偏压都可以等于或低于3伏，最好是低于2.5伏，而在采用超小的几何结构时则可以低于2.0伏。
图1所示为本发明的一施加了编程电压的存储单元的示意图。
图2所示为图1所示的存储单元的一加了偏压以通过碰撞电离来存储电荷的浮栅电荷存储晶体管的横截面示意图。
图3所示为一在图1所示的存储单元的一在图2所示的浮栅电荷存储晶体管带电时用于读出的电流路径的示意图。
图4所示为一在图1所示的存储单元的一在图2所示的浮栅电荷存储晶体管不带电时用于读出的电流路径的示意图。
图5所示为图1所示的存储单元在施加了擦除电压的示意图。
图6所示类似于图2但所加的偏压适用于擦除图5所示的存储单元的示意图。
图7所示为图1所示的存储单元在没有施加电压时的俯视图。
图8所示为一具有如图1所示但没有施加电压的存储单元所组成的行和列的存储器阵列。
具体实施例方式
参照图1，所示为两个CMOS浮栅晶体管，其包括一第一浮栅晶体管11和一第二浮栅晶体管13。晶体管11具有一源极21、一控制栅23、一漏极25，和一浮栅27。晶体管13具有一源极31、一控制栅33、一漏极35，和一浮栅37。
第一晶体管11的漏极25与位线41电连接，该位线贯穿一存储器阵列的一列中的所有存储单元。控制栅23与字线45以及也与第二晶体管13的控制栅33连接。第一晶体管11的源极21与第二晶体管13的源极31以及CMOS晶体管51的源极53在结点39连接。CMOS晶体管51的控制栅55为该存储器阵列的一选择线。CMOS晶体管51的一漏极57与一读出线59连接，该读出线以平行于存储单元构成的行的方向贯穿一由图1所示类型的单元构成的存储器阵列。一使该些P型晶体管在其内形成的N阱用作为一带一接地端12的接地点10。
第二浮栅晶体管13的漏极35与位线43连接。该两条位线41和43平行并各自分别与浮栅晶体管11和13的其中之一的漏极连接。在编程和擦除操作模式中，可使用该些位线施加偏压。在读出操作模式中，该些位线可表示在电荷存储浮栅晶体管11上有否电荷存在。图1示出了编程操作模式，其中位线41上具有负电压-V以及在字线45上具有正电压+V。读出线59是浮动的。对电压V的唯一要求是其要大于CMOS晶体管的阈值电压。
浮栅晶体管11和13可同样及同时地制作。两者皆采用一多晶硅1条作为浮栅。在浮栅条上与其成绝缘关系的为一用作为控制栅的多晶硅2条。在使用时，使用浮栅晶体管11作电荷存储而不用浮栅晶体管13。浮栅晶体管11的电荷存储特征是通过将浮栅晶体管11的衬底接地或者通过在结点12施加一VDD电压以使一电子流从漏极流出而导致的。该电子流模拟一二极管，称为虚拟二极管，其通过将施加于P型漏极25的负电压-V激励P-N结而产生，以便将漏极区的电子扫出。这种在该些通过一负漏电压来偏压的PMOS晶体管之内存在的二极管称为PMOS增强型晶体管作用。当晶体管的尺寸减小至微米级尺寸时，电子不仅会流向接地，还会受到一在控制栅23上的正控制栅电压+V的影响。
在图2中，在PMOS晶体管11中的控制栅23具有一施加于位线45的正电压+V。一施加于位线41的负电压-V施加到表面下的漏极25以驱走电子，从而形成P+区。接地40和漏极25之间存在着一虚拟二极管30。漏极25以绝缘区18以及漏极25之下的N阱的上表面16为界。电子被扫出N阱20并通过二极管30流向接地40。在N阱20和在漏极25中的若干电子经历由施加于字线45的正电压所形成的电场。这导致电子注入薄的绝缘的氧化层22，其通常为十分薄的类似于隧道氧化层的氧化层，而电子会继续移向浮栅27，正如图中箭头A所示。
要注意的是，图1中的晶体管13没有类似施加于位线43的负电压，因此漏极35不会形成一虚拟二极管。再参照图2，浮栅27通过一绝缘层24与控制栅23相隔开。控制栅23是导电的，其最好由多晶硅制成，即多晶硅2层。浮栅27也是由多晶硅制成，即多晶硅1层。晶体管13以类似方式制成。总的来说，当将负电压-V施加于位线41而将正电压+V施加于字线45时，电荷就会通过薄的氧化层22流到浮栅27。在浮栅27上的电荷可表示一逻辑状态，例如，数字0或者数字1。电荷流动机制可以是热电子转移，Fowler-Nordheim隧穿或者带-带隧穿效应。通过作为碰撞电离的结果的空间电荷就可得到电子。通过控制栅23上的正电压+V的加速，热电子会具有足够高的动能以克服隧道势垒并继续移向该浮栅，以致于发生氧化层22穿透，使到电子转移到浮栅27上。其它的隧道机制可同时作用。
在图3中，所示为浮栅电荷存储晶体管的读出，其中有电荷存储在浮栅电荷存储晶体管上。一低约1.8伏的正电压施加于字线45和选择线55。将一大于阈值的正电压+V短暂地施加于读出线59上，这可导致选择晶体管51向结点39传导电流。在该浮栅电荷存储晶体管上的电荷将空穴汲入晶体管11的沟道内，导致晶体管11导通而进入位线41，如图中路径B所示。于是，在以一正电压脉冲调制读出线59之后，在位线41中会产生电流，表示浮栅电荷存储晶体管11已带电。要注意的是，与路径B相比较，开关晶体管13为一高阻抗的电流路径。
当该浮栅电荷存储晶体管不带电且将相同的电压施加于线45、55和59时，则浮栅电荷存储晶体管基本上为开路，因为沟道不可导通。通过选择晶体管51的传导，在结点39上的电压几乎等同于选择线55上的电压。该电压，例如1.8V，大约与施加于字线45上的电压相同。在字线45上的电压会在开关晶体管13的浮栅上感生一相似电压，产生一到浮动位线43的导通沟道，其电流由路径C示出。这时，开关晶体管13为电流提供一低电阻路径，同时通过浮栅电荷存储晶体管11的电流路径会阻断。在以一正电压脉冲调制读出线59之后，在位线43中会产生电流，表示浮栅电荷存储晶体管11不带电。
图5所示为一擦除操作，其中将负电压-V施加于字线45以及将正电压+V施加于位线41。在漏极25上的正电压，加上在控制栅23上的相等负电压，将浮栅27的存储电荷去除。选择晶体管51连同选择线55和读出线59皆处于不工作状态，位线43也如是。开关晶体管13截止。
图6所示为位线41，其带有的电压+V将电子从浮栅27拉入漏极25，而电压-V在同时将电子从控制栅23推向漏极25。这就使晶体管11的浮栅放电，从而以一推挽方式将该单元擦除。
在图7中，矩形实线102和104都是宽度约为几个微米的在表面下的有源区，其为在一P型衬底中的掺杂的N阱区。在N阱区中的P+扩散，即源极和漏极用数字而不用线示出。虚线112和116都是浅沟隔离(STI)区。
双阴影线水平条45是单元的由一多晶硅2条构成的字线，其通过一在图1中作为浮栅37和27的多晶硅1条上的绝缘层与该多晶硅1条相隔开。该多晶硅2条用作为图1所示的控制栅23和33。浮栅电荷存储晶体管11具有一漏极区25和一源极区21。一通孔10从一上金属层1延伸以接触一表面下的N阱，以形成一P-N结来产生碰撞电离。开关晶体管13具有一漏极区35和一源极区31。触点203和201分别形成图1中的位线43和41的一部分。一导电的多晶硅1条100将源极21和31连接在一起。
一水平多晶硅1条55为该具有一源极区53和一漏极区57的选择晶体管51的选择线。一从金属层1延伸至漏极区57的通孔205形成图1中的读出线59。一第一金属层1部分由水平线301表示，其连接着通孔211和213以形成图1中的连接源极21和23的结点39。一与上述第一金属层1部分不连接的第二金属层1部分由水平线303表示，其用作为图1中的读出线59。
一第一金属层2部分由垂直线401表示，其与通孔201接触以便与位线43通信。一第二金属层2部分由垂直线403表示，其与通孔203接触以与位线41相通。一第三金属层2部分由垂直线405表示，其与通孔10接触以形成用于碰撞电离的P-N结。所述第一、第二和第三金属层2部分皆不相连，但皆于同时制成。
在图7的下半部中，存储单元503是图7上半部中的存储单元501的垂直镜像。镜像是延着共用读出线303构成，换句话说两边具有相同的结构。
镜像的存储单元501和503如图8所示，其与相应的单元601和603邻接，而其所在的一阵列中还具有相应的单元901和903。该些单元501、601和901共用字线701、选择线703和读出线705。单元503、603和903共用字线711、选择线713和读出线715。该些存储单元501和503共用位线541和543，而存储单元601和603则共用位线641和643。图中可见该些在该阵列中的存储单元采用三个晶体管，其皆使用条状几何结构于同时制成的。
权利要求
1.一种低压、非易失性存储单元，包括用于表示所述存储单元的输出的第一和第二位线装置，其包括一表示一第一存储状态的第一位线和一表示一第二存储状态的第二位线；一浮栅电荷存储晶体管，其可将电流传递到所述第一和第二位线；以及一开关，其在所述浮栅电荷存储晶体管和所述第一和第二位线之间连接；由此在所述浮栅电荷存储晶体管上的电荷会促使所述开关将电流导向所述第一和第二位线的其中之一，而在所述浮栅电荷存储晶体管不带电荷时则会促使所述开关将电流导向所述第一和第二位线中的另一。
2.如权利要求1所述的存储单元，其特征在于，所述开关为一浮栅晶体管且与所述浮栅电荷存储晶体管共用迭置的条状的浮动多晶硅一以及多晶硅二。
3.如权利要求2所述的存储单元，其特征在于，还具有一字线装置以将一第一低压施加于开关晶体管和电荷存储晶体管的控制栅。
4.如权利要求2所述的存储单元，其特征在于，所述开关为一CMOS晶体管。
5.如权利要求2所述的存储单元，其特征在于，所述浮栅电荷存储晶体管和所述开关为CMOS晶体管。
6.如权利要求1所述的存储单元，其特征在于，还具有一在表面下的二极管装置以为所述浮栅电荷存储晶体管产生电荷。
7.如权利要求1所述的存储单元，其特征在于，还具有一低压推挽偏压装置以为所述浮栅电荷存储晶体管产生电荷。
8.如权利要求1所述的存储单元，其特征在于，所述浮栅电荷存储晶体管具有一内有一电荷源的衬底，通过施加于所述电荷存储晶体管的推挽电压可为所述电荷源加偏压以促进碰撞电离。
9.如权利要求1所述的存储单元，其特征在于，所述浮栅电荷存储晶体管为一CMOS晶体管。
10.如权利要求1所述的存储单元，其特征在于，还包括一读出电流装置以提供用于读出所述浮栅电荷存储晶体管的状态的电流。
11.如权利要求10所述的存储单元，其特征在于，所述读出电流装置包括一具有源极、栅极和漏极的选择晶体管，以及一与栅极相关的第二低电压和一与源极或漏极相关的第三低电压。
全文摘要
一种可于低压工作的非易失性存储单元，其通过碰撞电离进行编程。碰撞电离通过一在一浮栅电荷存储晶体管(11)的衬底(20)中限定一虚拟二极管(30)的电荷注入器(25)而产生。通过施加于电荷存储晶体管的推挽电压(－V，+V)(41，45)可对电荷源加偏压，而另一浮栅晶体管(13)则有助于所述电荷存储晶体管的电荷状态的读出。其它的晶体管可切换自一与一读出线(59)相关的读出晶体管(51)的电流，根据所述电荷存储晶体管的电荷状态可在两个位线(41，43)之间进行电流切换。换句话说，所切换的电流可出现于两个位线的其中之一，一个位线表示有存储电荷，而另一位线表示没有存储电荷，即数字0和数字1可在两个位线中明确地表示。
文档编号G11C16/04GK101061551SQ200580039345
公开日2007年10月24日 申请日期2005年8月9日 优先权日2004年9月21日
发明者B·洛耶克 申请人:爱特梅尔股份有限公司