专利名称：半导体存储器装置的位线电压供应电路及其电压供应方法
技术领域：
本发明涉及用于位线的电压供应，特别涉及一种半导体存储器装置中的位线电压供应电路及其电压供应方法。
背景技术：
为了在诸如个人计算机或电子通信设备的电子系统中实现更高的性能，以更高的响应速度且以更高的集成度来集成诸如静态随机存取存储器(SRAM)的易失性半导体存储器装置。由于安装在由电池供电的系统如手持电话或笔记本计算机中的半导体存储器装置受益于低功耗特性，因此半导体装置制造商正在减小工作电流和待机电流，以提供面向移动的低功率解决方案。
图1是传统的静态随机存取存储器的存储器元件的电路图。参照图1，静态随机存取存储器(SRAM)的存储器元件典型地由六个CMOS晶体管组成，包括第一和第二负载晶体管P1和P2、第一和第二驱动晶体管N1和N2、以及第一和第二存取(选通(pass))晶体管N3和N4。根据朝着半导体存储器装置的更高集成度的趋势，当SRAM的元件密度进一步增大至光刻工艺的分辨率极限时，这六个CMOS晶体管可以位于不同的层上。一个存储器元件MC用作能够存储一位数据(0或1)的单个存储器单元。电源电压Vdd被施加到第一和第二负载晶体管P1和P2的源极端子。第一和第二选通晶体管N3和N4的漏极(或源极)端子分别连接到由位线BL和互补位线BLb组成的位线对。
图2是示出传统的具有多个如图1所示的存储器元件的静态随机存取存储器的核心元件阵列的电路图。如图2所示，多个存储器元件MC1到MCn以及预充电和均衡部件100连接到位线对BL和BLb。第一、第二、第三和第四列选通门(column pass gate)MP1、MP2、MN1和MN2与位线对BL和BLb耦接，以连接位线对BL和BLb与读和写部件数据线对RSDL、RSDLb、WSDL和WSDLb。更具体地说，典型地由pMOS晶体管组成的第一和第二列选通门MP1和MP2响应于互补列选择信号Yb而分别将元件数据从位线对BL和BLb传输到读部件数据线对RSDL和RSDLb。典型地由nMOS晶体管组成的第三和第四列选通门MN1和MN2响应于列选择信号Y而分别将从写驱动器提供的写数据传输到位线对BL和BLb，其中写驱动器连接到写部件数据线对WSDL和WSDLb。
由于被施加到预充电和均衡部件100的预充电和均衡控制信号YEQ在待机模式期间变为逻辑低，因此通过典型地是pMOS晶体管的第一到第三预充电晶体管PP1到PP3的激活，将位线对BL和BLb预充电至电源电压Vdd。从而，在待机模式期间发生流过存储器元件MC的第一和第二选通晶体管N3和N4的泄漏电流。
也就是，当半导体存储器装置在待机模式中运行时，位线对BL和BLb被预充电至电源电压Vdd，并且泄漏电流通过两条路径A1和A2，从位线对BL和BLb流进第一和第二选通晶体管N3和N4到地。这样，通过第一和第二选通晶体管N3和N4，在位线对BL和BLb与地之间形成泄漏电流的两条路径A1和A2。
此外，第一和第二负载晶体管P1和P2的源极-漏极沟道提供了泄漏电流的另外路径。由于电源电压Vdd被施加到第一和第二负载晶体管P1和P2的源极端子以维持数据存储，因此存储器元件功率泄漏电流也流过第一和第二负载晶体管P1和P2。
减小流过第一和第二负载晶体管P1和P2的泄漏电流的传统方法包括在待机模式期间施加低于电源电压Vdd的电平的电压作为存储器元件功率电压，并且在工作模式期间施加电源电压Vdd作为存储器元件功率电压。
然而，用于减小泄漏电流的传统方法仅仅减小流过存储器元件MC的第一和第二负载晶体管P1和P2的待机电流。然而，传统方法没有减小通过第一和第二选通晶体管N3和N4从位线对BL和BLb流到地的泄漏电流。结果，通过传统方法来减小待机模式中的待机电流存在限制。
从而，期望一种能够减小从位线流到存储器元件的泄漏电流而不恶化诸如在由电池供电的系统中采用的半导体存储器装置的性能的电路。
发明内容
本发明提供了一种半导体存储器装置，其减小了待机模式中的电流消耗，而基本上不恶化装置性能。
本发明的实施例提供了一种半导体存储器装置中的位线电压供应电路及其电压供应方法，其减小了在待机模式期间流过存取晶体管的泄漏电流。
本发明的另一个实施例提供了一种根据待机模式和工作模式控制以最优电平施加到具有CMOS存储器元件的静态随机存取存储器中的位线的预充电电压的设备和方法。
本发明的另一个实施例提供了一种半导体存储器装置中的位线电压供应电路及其电压供应方法，其减小了流过存储器元件的存取晶体管的泄漏电流，并且减少在半导体存储器装置变至工作模式时关于工作电压的唤醒时间。
本发明的另一个实施例提供了一种用于向位线供应电压的方法，其在存储器元件块未被选择时保持待机模式的情况下，施加待机电压作为位线的预充电电压，由此可以减小待机电流而不恶化装置的工作特性。
本发明的另一个实施例提供了一种设备和方法，其允许在半导体存储器装置从待机模式变至工作模式时，将位线的预充电电压返回到稳定的工作电压电平而不恶化工作特性。
根据示例性实施例，本发明提供了一种半导体存储器装置中的位线电压供应电路，其包括位线电压开关，用于响应于第一开关控制信号而将第一电源电压施加到位线对，并且响应于第二开关控制信号而将其电平低于第一电源电压的电平的第二电源电压施加到该位线对；以及位线电压控制器，用于控制第一和第二开关控制信号，使得在待机模式中将第二电源电压供应到该位线对，并且当在预定的时间段内半导体存储器装置从待机模式变至工作模式时，将第一电源电压供应到该位线对。
根据本发明的另一实施例，提供了一种半导体存储器装置中的位线电压供应电路，其包括位线预充电部件，连接到位线对，并且响应于预充电中断控制信号而在待机模式期间不工作；数据线电压开关，连接到数据线对，用于响应于第一开关控制信号而通过列选通门将第一电源电压施加到位线对，并且响应于第二开关控制信号而通过列选通门将其电平低于第一电源电压电平的第二电源电压施加到位线对；以及数据线电压控制器，用于控制预充电中断控制信号以及第一和第二开关控制信号，使得能够在待机模式中将第二电源电压供应到位线对，并且当在预定时间段内半导体存储器装置从待机模式变至工作模式时，将第一电源电压供应到位线对。
位线电压开关可以包括第一和第二预充电晶体管，其源极连接到第一电源电压，其漏极各自连接到位线对中的一条位线，并且其栅极用于接收第一开关控制信号；以及第一和第二驱动晶体管，其源极连接到第二电源电压，其漏极各自连接到位线对中的一条位线，并且其栅极用于接收第二开关控制信号。还可以提供其栅极用于接收第一开关控制信号的均衡晶体管，并且均衡晶体管的源极-漏极沟道可以连接在第一和第二预充电晶体管的漏极之间。
半导体存储器装置可以是静态随机存取存储器，并且静态随机存取存储器可以包括多个存储器元件，每个存储器元件具有六个元件晶体管，并且这六个元件晶体管可以是在不同导电层上形成的三维存储器元件。在本实施例中，位线电压控制器可以包括Y-主解码器，用于使用块选择信号、位线选择信号、以及芯片选择关联信号，生成第一开关控制信号作为均衡和预充电控制信号；以及位线电平控制器，用于响应于块选择信号和芯片选择信号，生成芯片选择关联信号和第二开关控制信号。
通过参照附图对优选实施例进行描述，本发明的上述和其它特征将会变得更加清楚，其中图1是传统的静态随机存取存储器的存储器元件的电路图；图2是示出传统的具有多个如图1所示的存储器元件的静态随机存取存储器的核心元件阵列的电路图；图3是示出根据本发明实施例的静态随机存取存储器的核心元件阵列的电路图；图4是根据本发明另一实施例的静态随机存取存储器的核心元件阵列的电路图；图5是示出根据本发明实施例的数据线电压控制器的电路图；图6是示出如图4所示的静态随机存取存储器的核心元件阵列的操作的时序图；图7A和7B分别是图5所示的数据线电压控制器的Y-主解码器和位线电平控制器部分的电路图；图8是示出根据本发明另一实施例的静态随机存取存储器的核心元件阵列的电路图；以及图9是示出根据本发明的泄漏电流的减小效果的图。
具体实施例方式
现在将参照附图描述本发明的示例性实施例。然而，本发明不应当局限于这里阐述的实施例。在附图中，相同的附图标记引用相同的单元。
图3是示出根据本发明实施例的静态随机存取存储器的核心元件阵列的电路图。图3的核心元件阵列不同于图2的核心元件阵列之处在于用位线电压开关200替换了类似的预充电和均衡部件100。
位线电压开关200响应于第一位线电压开关控制信号BEQ而将第一电源(工作)电压Vop施加到位线对BL和BLb。位线电压开关200响应于第二位线电压开关控制信号BBENb而将其电平低于工作电压Vop的电平的第二电源(待机)电压Vsb施加到位线对BL和BLb。位线电压开关200包括第一、第二、第三和第四位线电压开关预充电晶体管BP1、BP2、BP4和BP5。第一和第二位线电压开关预充电晶体管BP1和BP2的源极公共连接到工作电压Vop，其漏极分别连接到位线对BL和BLb，并且其栅极公共接收第一位线电压开关控制信号BEQ。第三和第四位线电压开关预充电晶体管BP4和BP5的源极公共连接到待机电压Vsb，其漏极分别连接到位线对BL和BLb，并且其栅极接收第二位线电压开关控制信号BBENb。位线电压开关200还包括位线电压开关均衡晶体管BP3。位线电压开关均衡晶体管BP3的栅极用于接收第一位线电压开关控制信号BEQ，并且位线电压开关均衡晶体管BP3的源极-漏极沟道连接在第一和第二位线电压开关预充电晶体管BP1和BP2的漏极之间。
位线电压控制器(未示出)控制第一和第二位线电压开关控制信号BEQ和BBENb的状态，使得在待机模式期间将待机电压Vsb提供到位线对BL和BLb，并且当在预定时间段内，半导体存储器装置从待机模式变至工作模式时，将工作电压Vop提供到位线对BL和BLb。当工作电压Vop的电平大约为1.8伏时，待机电压Vsb的电平可以大约为1.0到1.2伏。
当图3的核心元件阵列进入待机模式时，处于低逻辑电平的第二位线电压开关控制信号BBENb和处于高逻辑电平的第一位线电压开关控制信号BEQ被施加到位线电压开关200。从而，第三和第四位线电压开关预充电晶体管BP4和BP5被导通，其结果是将低于工作电压Vsb的待机电压Vsb供应到位线对BL和BLb。由于位于高电平的第一位线电压开关控制信号BEQ被施加到位线电压开关200，因此第一和第二位线电压开关预充电晶体管BP1和BP2、以及位线电压开关均衡晶体管BP3被关断。因此，由于在待机模式期间工作电压Vop不被供应到位线对BL和BLb，因此位线对BL和BLb被预充电至待机电压Vsb的电平。
在本发明的本实施例中，大约1.0伏的电压对位线对BL和BLb进行预充电。从而，与以大约1.8伏的电压预充电的传统电路相比，本发明的本实施例减小了如图1所示流过存储器元件MC的第一和第二选通晶体管N3和N4的泄漏电流量。
当图3的核心元件阵列从待机模式变至工作模式时，为了使位线对BL和BLb保持在工作电压Vop的电压电平，将处于高逻辑电平的第二位线电压开关控制信号BBENb和处于低逻辑电平的第一位线电压开关控制信号BEQ施加到位线电压开关200。从而，组成图2的预充电和均衡部件100的第一和第二位线电压开关预充电晶体管BP1和BP2以及位线电压开关均衡晶体管BP3被导通，其结果是位线对BL和BLb的电压增至工作电压Vop的电平。这里，半导体存储器装置中的内部电源电压产生器(未示出)可以提供工作电压Vop。
图4是示出根据本发明另一实施例的静态随机存取存储器的存储器元件块的电路图。如图3所示，核心元件阵列是具有多个存储器元件MCn的一个位线对BL和BLb，其中核心元件阵列被认为是单个列，其中该列中的每个存储器元件MCn以该列中的第n行表示。参照图4，各自具有对应的多个存储器元件MCnm的多个位线对BLm和BLbm如图2所示被配置为存储器元件块，其中多个位线对BLm和BLbm被认为是m列，其中存储器元件MCnm表示它们的第n行和第m列。每个存储器元件块具有一个连接到该存储器元件块的块读出放大器400。
预充电和均衡部件100连接到每个位线对BL<0:m>和BLb<0:m>，其如同在图2的预充电和均衡部件100中一样包括三个pMOS晶体管。不同于图2的预充电和均衡部件100的操作，图4中的预充电和均衡部件100在待机模式期间不响应于预充电和均衡控制信号YEQ而工作。图2的预充电和均衡控制信号YEQ被图4中的预充电中断控制信号DEQ<0:m>取代。
数据线电压开关300连接到块读出放大器400的两个输入端上的读部件数据线对RSDL和RSDLb。数据线电压开关300响应于第一被施加开关控制信号RSSDL，通过第一和第二列选通门MP1<0:m>和MP2<0:m>将工作电压Vop施加到位线对BL<0:m>和BLb<0:m>。数据线电压开关300还响应于第二被施加开关控制信号SBENb，通过第一和第二列选通门MP1<0:m>和MP2<0:m>将待机电压Vsb施加到位线对BL<0:m>和BLb<0:m>。图4中的数据线电压开关300具有与图3中的位线电压开关200相同的电路构造。
数据线电压开关300包括第一、第二、第三和第四数据线电压开关预充电晶体管DP1、DP2、DP4和DP5。第一和第二数据线电压开关预充电晶体管DP1和DP2的源极公共连接到工作电压Vop，其漏极分别连接到读部件数据线对RSDL和RSDLb，并且其栅极公共接收第一被施加开关控制信号RSSDL。第三和第四数据线电压开关预充电晶体管DP4和DP5的源极公共连接到待机电压Vsb，其漏极分别连接到读部件数据线对RSDL和RSDLb，并且其栅极接收第二被施加开关控制信号SBENb。数据线电压开关300还包括数据线电压开关均衡晶体管DP3。数据线电压开关均衡晶体管BP3的栅极用于接收第一被施加开关控制信号RSSDL，并且数据线电压开关均衡晶体管DP3的源极-漏极沟道连接在第一和第二数据线电压开关预充电晶体管DP1和DP2的漏极之间。
数据线电压控制器(未示出)控制预充电中断控制信号DEQ<0:m>、以及第一和第二被施加开关控制信号RSSDL和SBENb的状态，使得在待机模式期间将待机电压Vsb供应到位线对BL<0:m>和BLb<0:m>，并且当在预定时间段内，半导体存储器装置从待机模式变至工作模式时，将工作电压Vop供应到位线对BL<0:m>和BLb<0:m>。下面将参照图5、图6、图7A和图7B说明数据线电压控制器的构造和操作。
图5是示出根据本发明实施例的数据线电压控制器的电路图。图6是示出如图4所示的静态随机存取存储器的核心元件阵列的操作的时序图。图7A和7B分别是图5所示的数据线电压控制器的Y-主解码器和位线电平控制器部分的电路图。
参照图5、图7A和图7B，数据线电压控制器包括Y-主解码器500和位线电平控制器600。Y-主解码器500使用块选择信号Si、位线选择信号Y_PRE<0:m>、以及芯片(chip)选择关联信号DSTb，生成预充电中断控制信号DEQ<0:m>。位线电平控制器600响应于块选择信号Si、读控制信号RCON、以及芯片选择信号CSb而生成芯片选择关联信号DSTb、以及第一和第二被施加控制信号RSSDL和SBENb。
参考图7A，Y-主解码器500包括第一与非(NAND)门NAN1、第二与非门NAN2、第一反相器INV1、以及第二反相器INV2。第一与非门NAN1接收块选择信号Si和位线选择信号Y_PRE<0:m>。第二与非门NAN2接收第一与非门NAN1的输出和芯片选择关联信号DSTb，并且输出预充电中断控制信号DEQ<0:m>。第一反相器INV1反相第二与非门NAN2的输出，并且输出互补列选择信号Yb<0:m>。第二反相器INV2反相第一与非门NAN1的输出，并且输出列选择信号Y<0:m>。
参考图7B，位线电平控制器600包括组成锁存电路的第一和第二或非(NOR)门NOR1和NOR2、第三与非门NAN3、第三到第五反相器INV3到INV5、第三或非门NOR3、以及第六反相器INV6。读控制信号RCON可以被准备成在读操作模式中，通过组合芯片选择信号CSb和写启用信号而被输出为高逻辑电平。由第一和第二或非门NOR1和NOR2组成的锁存电路操作位线电平控制器600。锁存电路接收芯片选择信号CSb和块选择信号Si，并且输出芯片选择关联信号DSTb。第三与非门NAN3接收读控制信号RCON和块选择信号Si。第三反相器INV3反相锁存电路的输出，并且第四反相器INV4反相第三与非门NAN3的输出。第五反相器反相第三反相器INV3的输出，并且输出第二被施加开关控制信号DBENb。第三或非门NOR3接收第三反相器INV3的输出和第四反相器INV4的输出。第六反相器INV6反相第三或非门NOR3的输出，并且输出第一被施加开关控制信号RSSDL。
在图3的位线电压开关中，位线电压控制器的构造基本上相同于图5的数据线电压控制器。Y-主解码器500提供第一位线电压开关控制信号BEQ。第二被施加控制信号SBENb相同于第二位线电压开关控制信号BBENb。
参考图4，将参照图6描述在待机模式和工作模式中SRAM的核心元件阵列的操作。当半导体存储器装置进入待机模式时，以逻辑低将第二被施加开关控制信号SBENb施加到数据线电压开关300，并且以逻辑高将第一施加开关控制信号RSSDL和预充电中断控制信号DEQ<0:m>施加到数据线电压开关300。此外，以逻辑低将互补列选择信号Yb<0:m>施加到列选通门MP1<0:m>和MP2<0:m>。从而，数据线电压开关300中的第三和第四数据线电压开关预充电晶体管P4和P5以及列选通门MP1<0:m>和MP2<0:m>被导通，而第一和第二数据线电压开关预充电晶体管DP1和DP2、数据线电压开关均衡晶体管DP3以及预充电和均衡部件100被关断。因此，读部件数据线对RSDL和RSDLb被预充电至待机电压Vsb的电平，并且待机电压Vsb还通过列选通门MP1<0:m>和MP2<0:m>被施加到位线对BL<0:m>和BLb<0:m>。在待机模式中，位线对BL<0:m>和BLb<0:m>被预充电至低于工作电压Vop的电平的待机电压Vsb的电平，其结果是如图1所示流过存储器元件MC的第一和第二选通晶体管N3和N4的泄漏电流减小。不同于如图3所示的位线电压开关200，由于针对每个块读出放大器400安装图4的数据线电压开关300，因此基本上没有关于布局的不利结果。因此，图4的数据线电压开关300更适用于高集成的半导体存储器装置。
参考图6，在待机时间段T1期间，位线对BL和BLb被预充电至待机电压Vsb。当半导体存储器装置从待机时间段T1转变到工作时间段T2时，位线对BL和BLb被预充电至工作电压Vop的电平。芯片选择信号CSb由外部芯片选择信号(未示出)控制。当芯片被启用时，芯片选择信号CSb变为逻辑低。与此相反，当芯片被禁用时，芯片选择信号CSb变为逻辑高。当芯片选择信号CSb变为逻辑高时，芯片选择关联信号DSTb根据图7B的位线电平控制器600的操作而变为逻辑低。当芯片选择关联信号DSTb低时，第二开关控制信号SBENb变为逻辑低，但是第一开关控制信号RSSDL变为逻辑高。从而，在待机时间段T1期间，中断工作电压Vop的供应，但是准许低于工作电压Vop的待机电压Vsb的供应。此时，一旦半导体存储器装置通过用于激活元件阵列块的块选择信号Si和芯片选择信号CSb从待机模式变至工作模式，则虽然块选择信号Si的逻辑状态发生转变，但是锁存电路的输出节点由图7B的位线电平控制器600的锁存结构保持为高逻辑电平。这样的操作方案防止了已转变到工作模式的电路频繁地进入待机模式，并且保证了操作稳定性。当待机模式保持长于预定时间时，可以启用芯片选择信号CSb。在这种情况下，可以采用待机检测电路，其具有用于对待机模式的持续时间进行计数的计数器。
图8是示出根据本发明另一实施例的静态随机存取存储器的核心元件阵列的电路图。参考图8，两个元件阵列块代替如图4所示的一个元件阵列块。除了添加了伪位线块10和12之外，图8的每个元件阵列块基本上具有与图4相同的构造。在伪位线块10和12被布置在元件阵列块之间、并且在输入/输出(I/O)单元的元件块之间的情况下，当半导体存储器装置从待机模式变至工作模式时，伪位线对DBL和DBLb的电压如同在传统的位线对BL和BLb中一样，从待机电压Vsb的电平变至工作电压Vop的电平。从而，当半导体存储器装置变至工作模式时，位于存储器元件的边缘处的位线，即在图8的情况下元件阵列块0的位线BLbm和元件阵列块1的位线BL0，的耦合电容具有与其它位线相同的值。如上所述，位于存储器元件的边缘处的位线的耦合电容通过使用附加的伪位线而具有与其它位线相同的值。因此，当半导体存储器装置变至工作模式时，以相同的方式执行向所有位线的电压供应操作，从而稳定了装置性能。
结果，在待机模式中减小了流过选通晶体管的泄漏电流。此外，当半导体存储器装置变至工作模式时，稳定地执行操作。
图9是示出根据本发明的泄漏电流的减小效果的图。在图9中，横轴表示存储器元件中的选通晶体管的漏极和源极之间的电压，并且纵轴表示泄漏电流量。如图9中的图所示，当位线电压大约为1.8V时，泄漏电流大约为2.0pA。然而，当半导体存储器装置进入位线电压减至大约1.0V的待机模式时，泄漏电流减至大约0.38pA。从而，在高密度存储器中，例如128Mb存储器中，流过存储器的存取晶体管的待机电流可以从大约256μA减至大约48.64μA。
因此，根据本发明，通过以两个电平控制位线的预充电电压电平，最小化了泄漏电流，由此在大约最大程度上减小了待机电流。一旦变至工作模式，则将位线电压快速地返回到工作电压的电平，其结果是稳定了AC特性。
如上所述，通过在待机模式中施加低于工作电压的电压，减小了流过存储器元件的电流。此外，待机电流减小，并且唤醒时间较快，而不恶化装置的性能特性。更具体地说，在使用六个晶体管存储器元件的静态随机存取存储器中，当本发明的电路将预充电电压施加到位线时，很容易地实现低功率，而不恶化装置性能。
本发明是使用示例性实施例来描述的。然而，应当理解，本发明的范围不局限于所公开的实施例。电压开关电路和门电路中的晶体管的详细布置表示本发明实施例的一部分。可以使用由电路设计者采用的其它有效方法。在不脱离在所附权利要求中公开的本发明的精神和范围的情况下，可以在本实施例中进行改变。
本发明的范围意欲包括各种变型和替换结构。例如，当半导体存储器装置变至工作模式时，为了使保持为第二电源电压即待机电压Vsb的位线的电压电位快速地达到工作电压Vop的电平，可以在预定的时间段内施加高于工作电压Vop的电压。与在工作时间段的第一状态下施加工作电压Vop作为位线的预充电电压的情况相比，在工作时间段的第一阶段短暂施加高电压之后，施加工作电压Vop的情况具有迅速的唤醒时间。这将提高半导体存储器装置的性能。
对相关申请的交叉引用本申请要求2005年1月14日提交的韩国专利申请No.10-2005-0003582的权利和利益，在此将其全文引作参考。
权利要求
1.一种半导体存储器装置中的位线电压供应电路，包括位线电压开关，用于响应于第一开关控制信号而将第一电源电压施加到位线对，并且响应于第二开关控制信号而将其电压低于第一电源电压的第二电源电压施加到该位线对；以及位线电压控制器，用于控制第一和第二开关控制信号，使得在待机模式中将第二电源电压供应到该位线对，并且当半导体存储器装置从待机模式变至工作模式时，在预定的时间段内，将第一电源电压供应到该位线对。
2.根据权利要求1所述的位线电压供应电路，其中位线电压开关包括第一和第二预充电晶体管，其源极连接到第一电源电压，其漏极各自连接到该位线对中的一条位线，并且其栅极用于接收第一开关控制信号；以及第一和第二驱动晶体管，其源极连接到第二电源电压，其漏极各自连接到该位线对中的一条位线，并且其栅极用于接收第二开关控制信号。
3.根据权利要求2所述的位线电压供应电路，还包括均衡晶体管，其栅极用于接收第一开关控制信号，并且其源极-漏极沟道连接在第一和第二预充电晶体管的漏极之间。
4.根据权利要求2所述的位线电压供应电路，其中半导体存储器装置是静态随机存取存储器，并且该静态随机存取存储器包括多个存储器元件，每个存储器元件具有六个元件晶体管。
5.根据权利要求4所述的位线电压供应电路，其中所述六个元件晶体管是在不同导电层上形成的三维存储器元件。
6.根据权利要求2所述的位线电压供应电路，其中位线电压控制器包括Y-主解码器，用于使用块选择信号、位线选择信号、以及芯片选择关联信号，生成第一开关控制信号作为均衡和预充电控制信号；以及位线电平控制器，用于响应于块选择信号和芯片选择信号，生成芯片选择关联信号和第二开关控制信号。
7.一种半导体存储器装置中的位线电压供应电路，包括位线预充电部件，连接到位线对，并且响应于预充电中断控制信号而在待机模式期间不工作；数据线电压开关，连接到数据线对，用于响应于第一开关控制信号而通过列选通门将第一电源电压施加到该位线对，并且响应于第二开关控制信号而通过列选通门将其电平低于第一电源电压的电平的第二电源电压施加到该位线对；以及数据线电压控制器，用于控制预充电中断控制信号以及第一和第二开关控制信号，使得能够在待机模式中将第二电源电压供应到该位线对，并且当在预定的时间段内，半导体存储器装置从待机模式变至工作模式时，将第一电源电压供应到该位线对。
8.根据权利要求7所述的位线电压供应电路，其中数据线电压开关包括第一和第二预充电晶体管，其源极连接到第一电源电压，其漏极各自连接到该位线对中的一条位线，并且其栅极用于接收第一开关控制信号；以及第一和第二驱动晶体管，其源极连接到第二电源电压，其漏极各自连接到该位线对中的一条位线，并且其栅极用于接收第二开关控制信号。
9.根据权利要求8所述的位线电压供应电路，还包括均衡晶体管，其栅极用于接收第一开关控制信号，并且其源极-漏极沟道连接在第一和第二预充电晶体管的漏极之间。
10.根据权利要求8所述的位线电压供应电路，其中半导体存储器装置是静态随机存取存储器，并且该静态随机存取存储器包括多个存储器元件，每个存储器元件具有六个元件晶体管。
11.根据权利要求10所述的位线电压供应电路，其中所述六个元件晶体管是在不同导电层上形成的三维存储器元件。
12.根据权利要8所述的位线电压供应电路，其中位线电压控制器包括Y-主解码器，用于使用块选择信号、位线选择信号、以及芯片选择关联信号，生成第一开关控制信号作为均衡和预充电控制信号；以及位线电平控制器，用于响应于块选择信号和芯片选择信号，生成芯片选择关联信号、以及第一和第二开关控制信号。
13.根据权利要12所述的位线电压供应电路，其中位线电平控制器控制预充电中断控制信号、以及第一和第二输入开关控制信号，以便在激活之后，当块选择信号被禁用时，该位线对维持第一电源电压。
14.根据权利要12所述的位线电压供应电路，其中位线电平控制器控制预充电中断控制信号、以及第一和第二开关控制信号，以便当待机模式保持预定时间段时，该位线对维持第二电源电压。
15.一种在半导体存储器装置中供应位线电压的方法，包括在待机模式期间，将低于工作电压的待机电压施加到位线对；以及当半导体存储器装置从待机模式变至工作模式时，将工作电压施加到该位线对。
16.根据权利要15所述的方法，其中工作电压相同于位线预充电电压的电平，并且待机电压电平由连接到列选通门的写驱动器生成。
17.根据权利要14所述的方法，其中通过导通连接到位线对的预充电和均衡部件来获得工作电压，并且半导体存储器装置包括伪位线对，其用于接收在待机和工作模式期间提供的电压。
18.一种在半导体存储器装置中供应位线电压的方法，包括在待机模式中将低于工作电压的电压施加到半导体存储器装置的位线对，以减小待机电流；当半导体存储器装置从待机模式变至工作模式时，在预定时间段内将高于工作电压的电压施加到该位线对；以及当预定时间段过去时，施加工作电压作为位线电压。
全文摘要
提供了一种位线电压供应电路，用于减小从位线流到存储器元件的泄漏电流，而基本上不恶化半导体存储器装置的性能。位线电压开关响应于第一开关控制信号而将第一电源电压施加到位线对，并且响应于第二开关控制信号而将其电压低于第一电源电压的第二电源电压施加到该位线对。位线电压控制器控制第一和第二开关控制信号，使得在待机模式期间将第二电源电压供应到位线对，并且当在预定的时间段内，半导体存储器装置从待机模式变至工作模式时，将第一电源电压供应到该位线对。
文档编号G11C7/12GK1811987SQ20061000611
公开日2006年8月2日 申请日期2006年1月16日 优先权日2005年1月14日
发明者朴哲成, 金永胜 申请人:三星电子株式会社