专利名称：双向移位寄存器的制作方法
技术领域：
本发明涉及一种双向移位寄存器(bidirectional shift register)，特别涉及一种内含单一型态晶体管的双向移位寄存器。
背景技术：
请参阅图1，图1为现有一应用低温多晶硅(low temperature polysilicon，LTPS)技术实现于一玻璃基板上的互补式金属氧化物半导体晶体管(CMOS)双向移位寄存器(bidirectional shift register)10的电路图。
双向移位寄存器10包含一前级SR闩锁(latch)电路12、一对应于前级SR闩锁电路12的前级双向控制电路14、一后级SR闩锁电路16、以及一对应于后级SR闩锁电路16的后级双向控制电路18，其中，前级双向控制电路14是耦接于前级SR闩锁电路12及后级SR闩锁电路16之间，而后级双向控制电路18是耦接于后级SR闩锁电路16及接续于后级SR闩锁电路16后的其它SR闩锁电路之间，另外，前级SR闩锁电路12及后级SR闩锁电路16皆连接至一正向时钟CK及一反向时钟XCK。前级双向控制电路14包含一正向CMOS20、及一反向CMOS22，而后级双向控制电路18亦包含一正向CMOS24、及一反向CMOS26，其中，正向COMS20、24内的N型金属氧化物半导体晶体管的栅极及反向COMS22、26内的P型金属氧化物半导体晶体管的栅极是用来接收一正向控制信号FW_control，而正向COMS20、24内的P型金属氧化物半导体晶体管的栅极及反向COMS22、26内的N型金属氧化物半导体晶体管的栅极是用来接收一反向控制信号BW_control。
双向移位寄存器10的运作过程略述如后当正向控制信号FW_control为一逻辑高电压(logic high voltage)时，相应地，互补于正向控制信号FW_control的反向控制信号BW_control为一逻辑低电压(logic low voltage)时，前级双向控制电路14的正向CMOS20及后级双向控制电路18的正向CMOS24是导通的，而前级双向控制电路14的反向CMOS22及后级双向控制电路18的反向CMOS26是不导通的，如图2所示，其中，为了清楚说明起见，不导通的前级双向控制电路14的反向CMOS22及后级双向控制电路18的反向CMOS26是省略的，如此一来，输入于双向移位寄存器10的正向输入端INPUT_FW上的信号便可依序经由前级SR闩锁电路12的输入端IN、前级SR闩锁电路12的输出端OUT、前级双向控制电路14的正向COMS20、后级SR闩锁电路16的输入端IN、后级SR闩锁电路16的输出端OUT、以及后级双向控制电路18的正向COMS24，到达双向移位寄存器10的正向输出端OUTPUT_FW；另一方面，当正向控制信号FW_control为该逻辑低电压时，相应地，反向控制信号BW_control为该逻辑高电压时，前级双向控制电路14的正向CMOS20及后级双向控制电路18的正向CMOS24是不导通的，而前级双向控制电路14的反向CMOS22及后级双向控制电路18的反向CMOS26是导通的，如图3所示，其中，为了清楚说明起见，不导通的前级双向控制电路14的正向CMOS20及后级双向控制电路18的正向CMOS24是省略的，如此一来，输入于双向移位寄存器10的反向输入端INPUT_BW上的信号便可依序经由后级双向控制电路18的反向COMS26、后级SR闩锁电路16的输入端IN、后级SR闩锁电路16的输出端OUT、前级双向控制电路14的反向COMS22、前级SR闩锁电路12的输入端IN、以及前级SR闩锁电路12的输出端OUT，到达双向移位寄存器10的反向输出端OUTPUT_BW。
然而，由于双向移位寄存器10内是包含CMOS，例如正向CMOS20及反向CMOS26等，所以，在制作双向移位寄存器10的过程中，需要使用到两组不同的光掩膜(photo mask)，间接地，增加了双向移位寄存器10的制作成本。
发明内容
因此本发明的主要目的在于提供一种内含单一型态晶体管的双向移位寄存器(bidirectional shift register)，以解决先前技术的缺点。
本发明的内含单一型态晶体管的双向移位寄存器是包含一前级多路复用器、一前级全振幅移位寄存器(full swing shift register)、一后级多路复用器、以及一后级全振幅移位寄存器。该前级多路复用器包含一第一晶体管，其源极是用来输入信号，栅极是用来接收一正向时钟；一第二晶体管，其源极是耦接于该第一晶体管的漏极，栅极是用来接收一正向控制信号，该第二晶体管的型态是相同于该第一晶体管的型态；一第三晶体管，其漏极是耦接于该第二晶体管的漏极，栅极是用来接收一反向控制信号，该第三晶体管的型态是相同于该第一晶体管的型态；以及一第四晶体管，其漏极是耦接于该第三晶体管的源极，栅极是用来接收该正向时钟，该第四晶体管的型态是相同于该第一晶体管的型态。该前级全振幅移位寄存器包含一第五晶体管，其栅极是耦接于该第二晶体管的漏极，源极是用来接收一反向时钟，该第五晶体管的型态是相同于该第一晶体管的型态；一第六晶体管，其源极是耦接于该第五晶体管的漏极，栅极是耦接于该第一晶体管的栅极，漏极是用来耦接于一第一电压源，该第六晶体管的型态是相同于该第一晶体管的型态；以及一前级电容，其第一端是耦接于该第五晶体管的栅极，第二端是接地。该后级多路复用器包含一第七晶体管，其源极是用来输入信号，栅极是用来接收该反向时钟，该第七晶体管的型态是相同于该第一晶体管的型态；一第八晶体管，其源极是耦接于该第七晶体管的漏极，栅极是用来接收该反向控制信号，该第八晶体管的型态是相同于该第一晶体管的型态；一第九晶体管，其漏极是耦接于该第八晶体管的漏极，栅极是用来接收该正向控制信号，该第九晶体管的型态是相同于该第一晶体管的型态；以及一第十晶体管，其漏极是耦接于该第九晶体管的源极，栅极是用来接收该反向时钟，源极是耦接于该前级全振幅移位寄存器的第五晶体管的漏极，该第十晶体管的型态是相同于该第一晶体管的型态。该后级全振幅移位寄存器包含一第十一晶体管，其栅极是耦接于该第八晶体管的漏极，源极是用来接收该正向时钟，漏极是耦接于该前级多路复用器的第四晶体管的源极，该第十一晶体管的型态是相同于该第一晶体管的型态；一第十二晶体管，其源极是耦接于该第十一晶体管的漏极，栅极是耦接于该第七晶体管的栅极，漏极是用来耦接于该第一电压源，该第十二晶体管的型态是相同于该第一晶体管的型态；以及一后级电容，其第一端是耦接于该第十一晶体管的栅极，第二端是接地。
本发明的内含单一型态晶体管的另一双向移位寄存器亦是包含一前级多路复用器、一前级全振幅移位寄存器、一后级多路复用器、以及一后级全振幅移位寄存器。该前级多路复用器包含一第二晶体管，其源极是用来输入信号，栅极是用来接收一正向控制信号；一第三晶体管，其漏极是耦接于该第二晶体管的漏极，栅极是用来接收一反向控制信号，该第三晶体管的型态是相同于该第二晶体管的型态；以及一第四晶体管，其源极是耦接于该第三晶体管的漏极，栅极是用来接收一正向时钟，该第四晶体管的型态是相同于该第二晶体管的型态。该前级全振幅移位寄存器包含一第五晶体管，其栅极是耦接于该第四晶体管的漏极，源极是用来接收一反向时钟，该第五晶体管的型态是相同于该第二晶体管的型态；一第六晶体管，其源极是耦接于该第五晶体管的漏极，栅极是耦接于该第四晶体管的栅极，漏极是用来耦接于一第一电压源，该第六晶体管的型态是相同于该第一晶体管的型态；以及一前级电容，其第一端是耦接于该第五晶体管的栅极，第二端是接地。该后级多路复用器包含一第八晶体管，其源极是用来输入信号，栅极是用来接收该反向控制信号，该第八晶体管的型态是相同于该第二晶体管的型态；一第九晶体管，其漏极是耦接于该第八晶体管的漏极，栅极是用来接收该正向控制信号，源极是耦接于该前级全振幅移位寄存器的第五晶体管的漏极，该第九晶体管的型态是相同于该第二晶体管的型态；以及一第十晶体管，其源极是耦接于该第九晶体管的漏极，栅极是用来接收该反向时钟，该第十晶体管的型态是相同于该第二晶体管的型态。该后级全振幅移位寄存器包含一第一晶体管，其栅极是耦接于该第十晶体管的漏极，源极是用来接收该正向时钟，该第一晶体管的型态是相同于该第二晶体管的型态；一第七晶体管，其源极是耦接于该第一晶体管的漏极，栅极是耦接于该第十晶体管的栅极，漏极是用来耦接于该第一电压源，该第七晶体管的型态是相同于该第二晶体管的型态；以及一后级电容，其第一端是耦接于该第一晶体管的栅极，第二端是接地。
本发明的内含单一型态晶体管的另一双向移位寄存器亦是包含一前级多路复用器、一前级全振幅移位寄存器、一后级多路复用器、以及一后级全振幅移位寄存器。该前级多路复用器包含一第一开关，其第一端是用来输入一正向时钟，该第一开关是受控于一正向控制信号，以将输入于该第一端的正向时钟传送至该第一开关的第二端；一第二开关，其第一端是用来输入一禁止(disable)信号，第二端是耦接于该第一开关的第二端，该第二开关是受控于一反向控制信号，以将输入于该第一端的禁止信号传送至该第二开关的第二端，该第二开关内所包含的晶体管是型态是相同于该第一开关内所包含的晶体管的型态；一第三开关，其第一端是用来输入信号，该第三开关是受控于该第一开关在导通时所传送的正向时钟及该第二开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第三开关的第二端，该第三开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第四开关，其第一端是用来输入该正向时钟，该第四开关是受控于该反向控制信号，以将输入于该第一端的正向时钟传送至该第四开关的第二端，该第四开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第五开关，其第一端是用来输入该禁止信号，第二端是耦接于该第四开关的第二端，该第五开关是受控于该正向控制信号，以将输入于该第一端的禁止信号传送至该第五开关的第二端，该第五开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；以及一第六开关，其第一端是用来输入信号，第二端是耦接于该第三开关的第二端，该第六开关是受控于该第四开关在导通时所传送的正向时钟及该第五开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第六开关的第二端，该第六开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态。该前级全振幅移位寄存器的输入端是耦接于该前级多路复用器的第三开关的第二端，用来寄存该第三开关及该第六开关在导通时所传送来的信号。该后级多路复用器包含一第七开关，其第一端是用来输入一反向时钟，该第七开关是受控于该正向控制信号，以将输入于该第一端的反向时钟传送至该第七开关的第二端，该第七开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第八开关，其第一端是用来输入该禁止信号，第二端是耦接于该第七开关的第二端，该第八开关是受控于该反向控制信号，以将输入于该第一端的禁止信号传送至该第八开关的第二端，该第八开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第九开关，其第一端是耦接于该前级全振幅移位寄存器的输出端，该第九开关是受控于该第七开关在导通时所传送的反向时钟及该第八开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第九开关的第二端，该第九开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第十开关，其第一端是用来输入该反向时钟，该第十开关是受控于该反向控制信号，以将输入于该第一端的反向时钟传送至该第十开关的第二端，该第十开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第十一开关，其第一端是用来输入该禁止信号，第二端是耦接于该第十开关的第二端，该第十一开关是受控于该正向控制信号，以将输入于该第一端的禁止信号传送至该第十一开关的第二端，该第十一开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；以及一第十二开关，其第一端是用来输入信号，第二端是耦接于该第九开关的第二端，该第十二开关是受控于该第十开关在导通时所传送的反向时钟及该第十一开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第十二开关的第二端，该第十二开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态。该后级全振幅移位寄存器的输入端是耦接于该后级多路复用器的第九开关的第二端，输出端是耦接于该前级多路复用器的第六开关的第一端，该后级全振幅移位寄存器是用来寄存该第九开关及该第十二开关在导通时所传送来的信号。
本发明的内含单一型态晶体管的另一双向移位寄存器亦是包含一前级多路复用器、一前级全振幅移位寄存器、一后级多路复用器、及一后级全振幅移位寄存器。该前级多路复用器是用来接收一正向时钟、一正向控制信号、一反向控制信号、一前级正向输入信号及一前级反向输入信号，并用来依据该正向时钟、该正向控制信号及该反向控制信号选择性地输出该前级正向输入信号或该前级反向输入信号；该前级全振幅移位寄存器是用来接收该正向时钟、一反向时钟及该前级多路复用器所输出的该前级正向输入信号或该前级反向输入信号，并用来依据该正向时钟及该反向时钟输出所接收的该前级正向输入信号或该前级反向输入信号；该后级多路复用器是用来接收该正向时钟、该正向控制信号、该反向控制信号、一后级正向输入信号及一后级反向输入信号，并用来依据该正向时钟、该正向控制信号及该反向控制信号选择性地输出该后级正向输入信号或该后级反向输入信号；该后级全振幅移位寄存器是用来接收该正向时钟、该反向时钟及该后级多路复用器所输出的该后级正向输入信号或该后级反向输入信号，并用来依据该正向时钟及该反向时钟输出所接收的该后级正向输入信号或该后级反向输入信号。其中，该前级全振幅移位寄存器所输出的该前级正向输入信号或该前级反向输入信号作为该后级正向输入信号，而该后级全振幅移位寄存器所输出的该后级正向输入信号或该后级反向输入信号作为该前级反向输入信号。
图1为现有一应用低温多晶硅(low temperature poly silicon，LTPS)技术实现于一玻璃基板上的互补式金属氧化物半导体晶体管(CMOS)双向移位寄存器(bidirectional shift register)的电路图。
图2为图1所显示的双向移位寄存器于正向传送信号时的等效电路图。
图3为图1所显示的双向移位寄存器于反向传送信号时的等效电路图。
图4为本发明的第一实施例中一内含单一型态晶体管的双向移位寄存器的电路图。
图5为图4所显示的双向移位寄存器在正向传送信号时的波形图。
图6为图4所显示的双向移位寄存器在正向传送信号时的波形图。
图7为本发明的第二实施例中一内含单一型态晶体管的双向移位寄存器的电路图。
图8为本发明的第三实施例中一内含单一型态晶体管的双向移位寄存器的电路图。
图9为本发明的第四实施例中一内含单一型态晶体管的双向移位寄存器的电路图。
图10为本发明的第五实施例中一内含单一型态晶体管的双向移位寄存器的电路图。
图11为图10所显示的双向移位寄存器中一前级多路复用器的电路图。
图12为图10所显示的双向移位寄存器中一全振幅移位寄存器的多路复用器的电路图。
附图符号说明10、50、250、 12 前级闩锁电路；350、450、550 双向移位寄存器；14前级双向控制电 16 后级闩锁电路；路；18后级双向控制电 20、24 正向CMOS；路；22、26反向CMOS； 52、352、452前级多路复用器；54、254 前级全振幅移位寄56、356、456后级多路复用器；存器；58、258 后级全振幅移位寄60 第一P型金属氧存器；化物半导体晶体管；62第二P型金属氧化 64 第三P型金属氧物半导体晶体管； 化物半导体晶体管；66 第四P型金属氧化 68、74、80、物半导体晶体管 86、30、36、168、174、180、186、130、136、260、266、360、366；源极；70、76、82、 72、78、88、32、38、 84、90、34、170、176、 40、172、178、182、188、 184、190、132、138、 134、140、262、268、 264、270、362、368 栅极； 364、370漏极；92 第五P型金属氧化 94 第六P型金属氧物半导体晶体管； 化物半导体晶体管；96 前级电容； 42、142 第一端；44、144；第二端；160 第七P型金属氧化物半导体晶体管；162 第八p型金属氧化 164 第九P型金属氧物半导体晶体管； 化物半导体晶体管；166 第十P型金属氧化 192 第十一P型金属物半导体晶体管； 氧化物半导体晶体管；194 第十二P型金属氧 196 后级电容；化物半导体晶体管；98 前级输出端； 198 后级输出端；252 第十三P型金属氧256 第十五P型金属化物半导体晶体 氧化物半导体晶管； 体管；354 第十四P型金属氧358 第十六P型金属化物半导体晶体 氧化物半导体晶管； 体管；454 第一开关； 458 第二开关；460 第三开关； 462 第四开关；464 第五开关； 466 第六开关；468； 正向输入端； 470 反向输入端；552 正向多路复用器； 554 反向多路复用器；556、558、 564、588多路复用器；560、562全振幅移位寄存器组；566 全振幅移位寄存 568 正向信号端；器；570 反向信号端； 572 时钟端；574 第一输出端； 576 第二输出端；578 第一输入端； 580 第二输入端；582 正向输入端； 584 反向输入端；586； 输出端； Vdd 第一电压源；Vss； 第二电压源；具体实施方式
请参阅图4，图4为本发明的第一实施例中一内含单一型态晶体管的双向移位寄存器(bidirectional shift register)50的电路图。双向移位寄存器50包含一前级多路复用器52、一前级全振幅移位寄存器(full swing shiftregister)54、一后级多路复用器56、以及一后级全振幅移位寄存器58。
在本发明的第一实施例中，前级多路复用器52是包含一第一P型金属氧化物半导体晶体管60、一第二P型金属氧化物半导体晶体管62、一第三P型金属氧化物半导体晶体管64、以及一第四P型金属氧化物半导体晶体管66。第一P型金属氧化物半导体晶体管60的源极68是用来输入信号(如现有的双向移位寄存器10的正向输入端INPUT_FW)，栅极70是用来接收正向时钟CK；第二P型金属氧化物半导体晶体管62的源极74是耦接于第一P型金属氧化物半导体晶体管60的漏极72，栅极76是用来接收正向控制信号FW_control；第三P型金属氧化物半导体晶体管64的漏极84是耦接于第二P型金属氧化物半导体晶体管62的漏极78，栅极82是用来接收反向控制信号BW_control；第四P型金属氧化物半导体晶体管66的漏极90是耦接于第三金属氧化物半导体晶体管64的源极80，栅极88是用来接收正向时钟CK。
在本发明的第一实施例中，前级全振幅移位寄存器54是包含一第五P型金属氧化物半导体晶体管92、一第六P型金属氧化物半导体晶体管94、以及一前级电容96。第五P型金属氧化物半导体晶体管92的栅极32是耦接于第二P型金属氧化物半导体晶体管62的漏极78，源极30是用来接收反向时钟XCK；第六P型金属氧化物半导体晶体管94的源极36是耦接于第五P型金属氧化物半导体晶体管92的漏极34，栅极38是耦接于第一P型金属氧化物半导体晶体管60的栅极70，漏极40是用来耦接于一第一电压源Vdd；前级电容96的第一端42是耦接于第五P型金属氧化物半导体晶体管92的栅极32，第二端44是接地。
在本发明的第一实施例中，后级多路复用器56包含一第七P型金属氧化物半导体晶体管160、一第八P型金属氧化物半导体晶体管162、一第九P型金属氧化物半导体晶体管164、以及一第十P型金属氧化物半导体晶体管166。第七P型金属氧化物半导体晶体管160的源极168是用来输入信号(如现有的双向移位寄存器10的反向输入端INPUT_BW)，栅极170是用来接收反向时钟XCK；第八P型金属氧化物半导体晶体管162的源极174是耦接于第七P型金属氧化物半导体晶体管160的漏极172，栅极176是用来接收反向控制信号BW_control；第九P型金属氧化物半导体晶体管164的漏极184是耦接于第八P型金属氧化物半导体晶体管162的漏极178，栅极182是用来接收正向控制信号FW_control；第十P型金属氧化物半导体晶体管166的漏极190是耦接于第九P型金属氧化物半导体晶体管164的源极180，栅极188是用来接收反向时钟XCK，源极186是耦接于前级全振幅移位寄存器54的第五P型金属氧化物半导体晶体管92的漏极34。
在本发明的第一实施例中，后级全振幅移位寄存器58是包含一第十一P型金属氧化物半导体晶体管192、一第十二P型金属氧化物半导体晶体管194、以及一后级电容196。第十一P型金属氧化物半导体晶体管192的栅极132是耦接于第八P型金属氧化物半导体晶体管162的漏极178，源极130是用来接收正向时钟CK，漏极134是耦接于前级多路复用器52的第四P型金属氧化物半导体晶体管66的源极86；第十二P型金属氧化物半导体晶体管194的源极136是耦接于第十一P型金属氧化物半导体晶体管192的漏极134，栅极138是耦接于第七P型金属氧化物半导体晶体管160的栅极170，漏极140是用来耦接于第一电压源Vdd；后级电容196的第一端142是耦接于第十一P型金属氧化物半导体晶体管192的栅极132，第二端144是接地。
双向移位寄存器50的运作过程略述如后当正向控制信号FW_control该逻辑低电压时，相应地，反向控制信号BW_control为该逻辑高电压时，如图5所示，前级多路复用器52的第三P型金属氧化物半导体晶体管64及后级多路复用器56的第八P型金属氧化物半导体晶体管162是不导通的，而前级多路复用器52的第二P型金属氧化物半导体晶体管62及后级多路复用器56的第九P型金属氧化物半导体晶体管164是导通的，等效上，前级多路复用器52的第四P型金属氧化物半导体晶体管66的源极86是未耦接于后级全振幅移位寄存器58的第十一P型金属氧化物半导体晶体管192的漏极134，如此一来，输入于双向移位寄存器50的正向输入端INPUT_FW(也就是前级多路复用器52的第一P型金属氧化物半导体晶体管60的源极68)上的信号便可先于反向时钟XCK为该逻辑低电压时，到达前级全振幅移位寄存器54的前级输出端98，再于正向时钟CK为该逻辑低电压时，到达后级全振幅移位寄存器58的后级输出端198，以于一个完整的正向时钟CK(或反向时钟XCK)内正向地由正向输入端INPUT_FW被传送至正向输出端OUTPUT_FW；另一方面，当正向控制信号FW_control该逻辑高电压时，相应地，反向控制信号BW_control为该逻辑低电压时，如图6所示，前级多路复用器52的第二P型金属氧化物半导体晶体管62及后级多路复用器56的第九P型金属氧化物半导体晶体管164是不导通的，而前级多路复用器52的第三P型金属氧化物半导体晶体管64及后级多路复用器56的第八P型金属氧化物半导体晶体管162是导通的，等效上，后级多路复用器56的第十P型金属氧化物半导体晶体管166的源极186是未耦接于前级全振幅移位寄存器52的第五P型金属氧化物半导体晶体管92的漏极34，如此一来，输入于双向移位寄存器50的反向输入端INPUT_BW(也就是后级多路复用器56的第七P型金属氧化物半导体晶体管160的源极168)上的信号便可先于反向时钟XCK为该逻辑低电压时，到达后级全振幅移位寄存器58的后级输出端198，再于正向时钟CK为该逻辑低电压时，到达前级全振幅移位寄存器54的前级输出端98，以在一个完整的正向时钟CK(或反向时钟XCK)反向地由反向输入端INPUT_BW被传送至反向输出端OUTPUT_BW。
在本发明的第一实施例中，双向移位寄存器50内所包含的晶体管皆为P型金属氧化物半导体晶体管，然而，本发明的双向移位寄存器内也可皆包含N型金属氧化物半导体晶体管。此外，双向移位寄存器50内任一P型金属氧化物半导体晶体管皆可视为一开关，该开关是受控于该P型金属氧化物半导体晶体管的栅极所接收的信号。举例来说，第一P型金属氧化物半导体晶体管60可视为一开关，而该开关的导通或不导通是受控于第一P型金属氧化物半导体晶体管60的栅极70所接收的正向时钟CK。最后，在前级全振幅移位寄存器54中(后级全振幅移位寄存器58亦同)，前级电容96的设置，可使前级输出端98输出全振幅的信号。
请参阅图7，图7为本发明的第二实施例中一内含单一型态晶体管的双向移位寄存器250的电路图。双向移位寄存器250包含前级多路复用器52、一前级全振幅移位寄存器254、后级多路复用器56、以及一后级全振幅移位寄存器258。
在本发明的第二实施例中，前级全振幅移位寄存器254除了第五P型金属氧化物半导体晶体管92、第六P型金属氧化物半导体晶体管94、及前级电容96外，另包含一第十三P型金属氧化物半导体晶体管252，其源极260是耦接于前级多路复用器52的第二P型金属氧化物半导体晶体管62的漏极78，栅极262是耦接于第六P型金属氧化物半导体晶体管94的栅极38，漏极264是耦接于第五P型金属氧化物半导体晶体管92的栅极32。由于第十三P型金属氧化物半导体晶体管252的栅极262是耦接于前级多路复用器52的第一P型金属氧化物半导体晶体管60的栅极70(因为第一P型金属氧化物半导体晶体管60的栅极70是耦接于第六P型金属氧化物半导体晶体管94的栅极38)，所以，第十三P型金属氧化物半导体晶体管252与第一P型金属氧化物半导体晶体管60是同时导通及不导通的。换言之，在双向移位寄存器250中，输入于前级多路复用器52的第一P型金属氧化物半导体晶体管60的源极68上的信号，仍可于正向时钟CK为该逻辑低电压时(此时，第一P型金属氧化物半导体晶体管60及第十三P型金属氧化物半导体晶体管252皆为导通的)，到达第五P型金属氧化物半导体晶体管92的漏极34，丝毫不会受到第十三P型金属氧化物半导体晶体管252的额外设置，而受到影响。
在本发明的第二实施例中，后级全振幅移位寄存器258除了第十一P型金属氧化物半导体晶体管192、第十二P型金属氧化物半导体晶体管194、及后级电容196外，另包含一第十五P型金属氧化物半导体晶体管256，其源极266是耦接于后级多路复用器56的第九P型金属氧化物半导体晶体管164的漏极184，栅极268是用来耦接于一第二电压源Vss，漏极270是耦接于第十一P型金属氧化物半导体晶体管192的栅极132。由于第二电压源Vss使第十五P型金属氧化物半导体晶体管256恒处于导通的状态，所以，第十五P型金属氧化物半导体晶体管256的额外设置，丝毫不会影响到后级多路复用器56的第九P型金属氧化物半导体晶体管164的漏极164上的信号，到达第十一P型金属氧化物半导体晶体管192的栅极132。
请参阅图8，图8为本发明的第三实施例中一内含单一型态晶体管的双向移位寄存器350的电路图。双向移位寄存器350包含一前级多路复用器352、前级全振幅移位寄存器54、一后级多路复用器356、以及后级全振幅移位寄存器58。
在本发明的第三实施例中，前级多路复用器352是包含双向移位寄存器50的前级多路复用器52中的第二P型金属氧化物半导体晶体管62及第三P型金属氧化物半导体晶体管64，但不包含第一P型金属氧化物半导体晶体管60及第四P型金属氧化物半导体晶体管66，取而代之的是一第十四P型金属氧化物半导体晶体管354。
前级多路复用器352的第二P型金属氧化物半导体晶体管62的源极68是用来输入信号，以取代前级多路复用器52的第一P型金属氧化物半导体晶体管60；第三P型金属氧化物半导体晶体管64的源极80是耦接于后级全振幅移位寄存器58的后极输出端198，以取代第四P型金属氧化物半导体晶体管66；第十四P型金属氧化物半导体晶体管354的源极360是耦接于第二P型金属氧化物半导体晶体管62的漏极78，栅极362是接地K，漏极364是耦接于第五P型金属氧化物半导体晶体管92的栅极32。由于第十四P型金属氧化物半导体晶体管354的栅极362是接地，所以，第十四P型金属氧化物半导体晶体管354是恒导通的。
在本发明的第三实施例中，后级多路复用器356是包含双向移位寄存器50的后级多路复用器56中的第八P型金属氧化物半导体晶体管162及第九P型金属氧化物半导体晶体管164，但不包含第七P型金属氧化物半导体晶体管160及第十P型金属氧化物半导体晶体管166，取而代之的是一第十六P型金属氧化物半导体晶体管358。
后级多路复用器356的第八P型金属氧化物半导体晶体管162的源极174是用来输入信号，以取代后级多路复用器56的第七P型金属氧化物半导体晶体管160；第九P型金属氧化物半导体晶体管164的源极180是耦接于前级全振幅移位寄存器54的前极输出端98，以取代第十P型金属氧化物半导体晶体管166；第十六P型金属氧化物半导体晶体管358的源极366是耦接于第八P型金属氧化物半导体晶体管162的漏极178，栅极368是接地XCK，漏极370是耦接于第十一P型金属氧化物半导体晶体管192的栅极132。由于第十六P型金属氧化物半导体晶体管358的栅极368是接地，所以，第十六P型金属氧化物半导体晶体管358是恒导通的。
第三实施例中的双向移位寄存器350的运作方式是相似于第一实施例中的双向移位寄存器50的运作方式，兹不赘述。
前已言之，双向移位寄存器50(当然亦包括双向移位寄存器250、350)内任一P型金属氧化物半导体晶体管皆可视为一开关，该开关的导通或不导通是受控于该P型金属氧化物半导体晶体管的栅极所接收的信号。请参阅图9，图9为本发明的第四实施例中一双向移位寄存器450的电路图。双向移位寄存器450包含一前级多路复用器452、前级全振幅移位寄存器54、一后级多路复用器456、以及后级全振幅移位寄存器58。
在本发明的第四实施例中，前级多路复用器452是包含一第一开关454、一第二开关458、一第三开关460、一第四开关462、一第五开关464、以及一第六开关466，其中，第一开关454及第五开关464的导通或不导通是受控于正向控制信号FW_control，第二开关458及第四开关464的导通或不导通是受控于反向控制信号BW_control，第三开关460的导通或不导通是分别受控于第一开关454在导通时所传送的正向时钟CK及第二开关458在导通时所传送的禁止信号Disable，而第六开关466的导通或不导通是分别受控于第四开关462在导通时所传送的正向时钟CK及第五开关464在导通时所传送的禁止信号Disable，当第三开关460及第六开关466受控于禁止信号Disable时，是皆不导通的。
双向移位寄存器450的前级多路复用器452的运作过程说明如后当正向控制信号FW_control为使能(enable)时，相当于双向移位寄存器50中的正向控制信号FW_control为该逻辑低电压时，相应地，反向控制信号BW_control为禁止时，相当于双向移位寄存器50中的反向控制信号BW_control为该逻辑高电压时，第一开关454及第五开关464是导通的，而第二开关458及第四开关462是不导通的，如此一来，第三开关460在正向时钟CK等于该逻辑低电压时是导通的，所以，输入于前级多路复用器452的正向输入端468的信号，便可经由导通的第三开关460，到达前级全振幅移位寄存器54，反之，由于第六开关466是恒不导通的，所以，输入于前级多路复用器452的反向输入端470的信号(其是由后级全振幅移位寄存器58的后级输出端198所传来的)，便无法到达前级全振幅移位寄存器54；另一方面，当正向控制信号FW_control为禁止时，相应地，反向控制信号BW_control为使能时，第一开关454及第五开关464是不导通的，而第二开关458及第四开关462是导通的，如此一来，输入于前级多路复用器452的正向输入端468的信号，便无法到达前级全振幅移位寄存器54，因为第三开关460是恒不导通的，反之，输入于前级多路复用器452的反向输入端470的信号，便可经由导通的第六开关466，到达前级全振幅移位寄存器54。
在本发明的第四实施例中，后级多路复用器456的结构及运作方式是相似于前级多路复用器452的结构及运作方式，兹不赘述。但需注意的是，前级多路复用器452的第一开关454及第四开关462是接收正向时钟CK，然而后级多路复用器456中对应于前级多路复用器452的第一开关454及第四开关462的开关是接收反向时钟XCK。
请参阅图10，图10为本发明的第五实施例中一双向移位寄存器550的电路图。双向移位寄存器550包含一正向多路复用器552、一反向多路复用器554、以及多组相互串接的移位寄存器组556、558、560、562。每一移位寄存器组皆包含一多路复用器、以及一全振幅移位寄存器。举例来说，移位寄存器组556包含一多路复用器564、及一全振幅移位寄存器566。
在本发明的第五实施例中，正向多路复用器552及反向多路复用器554皆包含一正向信号端568、一反向信号端570、一时钟端572、一第一输出端574、以及一第二输出端576，用来依据输入于正向信号端568的正向控制信号FW_control、输入于反向信号端570的反向控制信号BW_control、及输入于时钟端572的时钟(对于正向多路复用器552而言，该时钟为正向时钟CK，对于反向多路复用器554而言，该时钟为反向时钟XCK)，在第一输出端574及第二输出端576，分别输出正向控制信号FW_control及反向控制信号BW_control。多路复用器564包含一耦接于正向多路复用器552的第一输出端574的第一输入端578、一耦接于第二输出端576的第二输入端580、一正向输入端582、一反向输入端584、以及一输出端586，其中，正向输入端582是用来接收多路复用器564所在的全振幅移位寄存器组556的前一级全振幅移位寄存器组所传来的信号，反向输入端584是用来接收全振幅移位寄存器558所传来的信号，也就是用来接收全振幅移位寄存器组556的后一级全振幅移位寄存器组所传来的信号，而输出端586是用来依据第一输入端578及第二输入端580所接收的时钟，选择性地将正向输入端582或反向输入端584所接收的信号，传送至全振幅移位寄存器组558或全振幅移位寄存器组556的前一级全振幅移位寄存器。
请参阅图11，图11为正向多路复用器552(反向多路复用器554亦同)的电路图。正向多路复用器552包含第一开关454、第二开关458、第四开关462、及第五开关464。相同于双向移位寄存器450的前级多路复用器452中的第一开关454及第五开关464，正向多路复用器552中的第一开关454及第五开关464的导通或不导通亦是受控于正向控制信号FW_control，此外，相同于双向移位寄存器450的前级多路复用器452中的第二开关458及第四开关462，正向多路复用器552中的第二开关458及第四开关462的导通或不导通亦是受控于反向控制信号BW_control。
请参阅图12，图12为多路复用器564的电路图。多路复用器564包含第三开关460、以及第六开关466。相同于双向移位寄存器450的前级多路复用器452中的第三开关460及第六开关466，多路复用器564中的第三开关460及第六开关466的导通或不导通亦是分别受控于第一开关454及第四开关462在导通时所传送的正向时钟CK。
由于双向移位寄存器550的结构是相同于显示于图9的双向移位寄存器450的结构，具体言之，双向移位寄存器550中的正向多路复用器552及多路复用器562等效上是等同于双向移位寄存器450中的前级多路复用器452，而双向移位寄存器550中的反向多路复用器554及全振幅移位寄存器组558中的多路复用器588等效上是等同于双向移位寄存器450中的后级多路复用器456，所以，双向移位寄存器550中的运作方式是相同于显示于双向移位寄存器450的运作方式，兹不赘述。
相较于先前技术，本发明的双向移位寄存器内是包含同型态的晶体管，如此一来，在制作该双向移位寄存器的过程中，仅需要使用到一组光掩膜，间接地，降低了该双向移位寄存器的制作成本。此外，本发明可将现行SCANDRIVER及SOURCE DRIVER移位寄存器电路轻易地实现于玻璃基板上，该等移位寄存器是具备方向切换功能，也就是可正反扫描。最后，本发明另可应用于各种主动矩阵式平面显示器上，例如像是AMLCD、及AMOLED等。
以上所述仅为本发明的较佳实施例，凡依本发明申请专利范围所做的均等变化与修饰，皆应属本发明的涵盖范围。
权利要求
1.一种内含单一型态晶体管的双向移位寄存器，其包含一前级多路复用器，其包含一第一晶体管，其源极是用来输入信号，栅极是用来接收一正向时钟；一第二晶体管，其源极是耦接于该第一晶体管的漏极，栅极是用来接收一正向控制信号，该第二晶体管的型态是相同于该第一晶体管的型态；一第三晶体管，其漏极是耦接于该第二晶体管的漏极，栅极是用来接收一反向控制信号，该第三晶体管的型态是相同于该第一晶体管的型态；以及一第四晶体管，其漏极是耦接于该第三晶体管的源极，栅极是用来接收该正向时钟，该第四晶体管的型态是相同于该第一晶体管的型态；一前级全振幅移位寄存器，其包含一第五晶体管，其栅极是耦接于该第二晶体管的漏极，源极是用来接收一反向时钟，该第五晶体管的型态是相同于该第一晶体管的型态；一第六晶体管，其源极是耦接于该第五晶体管的漏极，栅极是耦接于该第一晶体管的栅极，漏极是用来耦接于一第一电压源，该第六晶体管的型态是相同于该第一晶体管的型态；以及一前级电容，其第一端是耦接于该第五晶体管的栅极，第二端是接地；一后级多路复用器，其包含一第七晶体管，其源极是用来输入信号，栅极是用来接收该反向时钟，该第七晶体管的型态是相同于该第一晶体管的型态；一第八晶体管，其源极是耦接于该第七晶体管的漏极，栅极是用来接收该反向控制信号，该第八晶体管的型态是相同于该第一晶体管的型态；一第九晶体管，其漏极是耦接于该第八晶体管的漏极，栅极是用来接收该正向控制信号，该第九晶体管的型态是相同于该第一晶体管的型态；以及一第十晶体管，其漏极是耦接于该第九晶体管的源极，栅极是用来接收该反向时钟，源极是耦接于该前级全振幅移位寄存器的第五晶体管的漏极，该第十晶体管的型态是相同于该第一晶体管的型态；以及一后级全振幅移位寄存器，其包含一第十一晶体管，其栅极是耦接于该第八晶体管的漏极，源极是用来接收该正向时钟，漏极是耦接于该前级多路复用器的第四晶体管的源极，该第十一晶体管的型态是相同于该第一晶体管的型态；一第十二晶体管，其源极是耦接于该第十一晶体管的漏极，栅极是耦接于该第七晶体管的栅极，漏极是用来耦接于该第一电压源，该第十二晶体管的型态是相同于该第一晶体管的型态；以及一后级电容，其第一端是耦接于该第十一晶体管的栅极，第二端是接地。
2.如请求项1所述的双向移位寄存器，其中，该前级全振幅移位寄存器另包含一第十三晶体管，其源极是耦接于该第二晶体管的漏极，栅极是耦接于该第六晶体管的栅极，漏极是耦接于该第五晶体管的栅极，该第十三晶体管的型态是相同于该第一晶体管的型态。
3.如请求项1所述的双向移位寄存器，其中，该后级全振幅移位寄存器另包含一第十四晶体管，其源极是耦接于该第八晶体管的漏极，栅极是耦接于该第十二晶体管的栅极，漏极是耦接于该第十一晶体管的栅极，该第十四晶体管的型态是相同于该第一晶体管的型态。
4.如请求项1所述的双向移位寄存器，其中，该前级全振幅移位寄存器另包含一第十五晶体管，其源极是耦接于该第二晶体管的漏极，栅极是用来耦接于一第二电压源，漏极是耦接于该第五晶体管的栅极，该第十五晶体管的型态是相同于该第一晶体管的型态。
5.如请求项1所述的双向移位寄存器，其中，该后级全振幅移位寄存器另包含一第十六晶体管，其源极是耦接于该第八晶体管的漏极，栅极是用来耦接于一第二电压源，漏极是耦接于该第十一晶体管的栅极，该第十六晶体管的型态是相同于该第一晶体管的型态。
6.一种内含单一型态晶体管的双向移位寄存器，其包含一前级多路复用器，其包含一第二晶体管，其源极是用来输入信号，栅极是用来接收一正向控制信号；一第三晶体管，其漏极是耦接于该第二晶体管的漏极，栅极是用来接收一反向控制信号，该第三晶体管的型态是相同于该第二晶体管的型态；以及一第四晶体管，其源极是耦接于该第三晶体管的漏极，栅极是用来接收一正向时钟，该第四晶体管的型态是相同于该第二晶体管的型态；一前级全振幅移位寄存器，其包含一第五晶体管，其栅极是耦接于该第四晶体管的漏极，源极是用来接收一反向时钟，该第五晶体管的型态是相同于该第二晶体管的型态；一第六晶体管，其源极是耦接于该第五晶体管的漏极，栅极是耦接于该第四晶体管的栅极，漏极是用来耦接于一第一电压源，该第六晶体管的型态是相同于该第一晶体管的型态；以及一前级电容，其第一端是耦接于该第五晶体管的栅极，第二端是接地；一后级多路复用器，其包含一第八晶体管，其源极是用来输入信号，栅极是用来接收该反向控制信号，该第八晶体管的型态是相同于该第二晶体管的型态；一第九晶体管，其漏极是耦接于该第八晶体管的漏极，栅极是用来接收该正向控制信号，源极是耦接于该前级全振幅移位寄存器的第五晶体管的漏极，该第九晶体管的型态是相同于该第二晶体管的型态；以及一第十晶体管，其源极是耦接于该第九晶体管的漏极，栅极是用来接收该反向时钟，该第十晶体管的型态是相同于该第二晶体管的型态；以及一后级全振幅移位寄存器，其包含一第一晶体管，其栅极是耦接于该第十晶体管的漏极，源极是用来接收该正向时钟，该第一晶体管的型态是相同于该第二晶体管的型态；一第七晶体管，其源极是耦接于该第一晶体管的漏极，栅极是耦接于该第十晶体管的栅极，漏极是用来耦接于该第一电压源，该第七晶体管的型态是相同于该第二晶体管的型态；以及一后级电容，其第一端是耦接于该第一晶体管的栅极，第二端是接地。
7.如请求项6所述的双向移位寄存器，其中，该前级全振幅移位寄存器另包含一第十一晶体管，其源极是耦接于该第二晶体管的漏极，栅极是耦接于该第六晶体管的栅极，漏极是耦接于该第五晶体管的栅极，该第十一晶体管的型态是相同于该第二晶体管的型态。
8.如请求项6所述的双向移位寄存器，其中，该后级全振幅移位寄存器另包含一第十二晶体管，其源极是耦接于该第八晶体管的漏极，栅极是耦接于该第七晶体管的栅极，漏极是耦接于该第一晶体管的栅极，该第十二晶体管的型态是相同于该第二晶体管的型态。
9.如请求项6所述的双向移位寄存器，其中，该前级全振幅移位寄存器另包含一第十三晶体管，其源极是耦接于该第二晶体管的漏极，栅极是用来耦接于一第二电压源，漏极是耦接于该第五晶体管的栅极，该第十三晶体管的型态是相同于该第二晶体管的型态。
10.如请求项6所述的双向移位寄存器，其中，该后级全振幅移位寄存器另包含一第十四晶体管，其源极是耦接于该第八晶体管的漏极，栅极是用来耦接于一第二电压源，漏极是耦接于该第一晶体管的栅极，该第十四晶体管的型态是相同于该第二晶体管的型态。
11.一种内含单一型态晶体管的双向移位寄存器，其包含一前级多路复用器，其包含一第一开关，其第一端是用来输入一正向时钟，该第一开关是受控于一正向控制信号，以将输入于该第一端的正向时钟传送至该第一开关的第二端；一第二开关，其第一端是用来输入一禁止信号，第二端是耦接于该第一开关的第二端，该第二开关是受控于一反向控制信号，以将输入于该第一端的禁止信号传送至该第二开关的第二端，该第二开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第三开关，其第一端是用来输入信号，该第三开关是受控于该第一开关在导通时所传送的正向时钟及该第二开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第三开关的第二端，该第三开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第四开关，其第一端是用来输入该正向时钟，该第四开关是受控于该反向控制信号，以将输入于该第一端的正向时钟传送至该第四开关的第二端，该第四开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第五开关，其第一端是用来输入该禁止信号，第二端是耦接于该第四开关的第二端，该第五开关是受控于该正向控制信号，以将输入于该第一端的禁止信号传送至该第五开关的第二端，该第五开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；以及一第六开关，其第一端是用来输入信号，第二端是耦接于该第三开关的第二端，该第六开关是受控于该第四开关在导通时所传送的正向时钟及该第五开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第六开关的第二端，该第六开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一前级全振幅移位寄存器，其输入端是耦接于该前级多路复用器的第三开关的第二端，用来寄存该第三开关及该第六开关在导通时所传送来的信号；一后级多路复用器，其包含一第七开关，其第一端是用来输入一反向时钟，该第七开关是受控于该正向控制信号，以将输入于该第一端的反向时钟传送至该第七开关的第二端，该第七开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第八开关，其第一端是用来输入该禁止信号，第二端是耦接于该第七开关的第二端，该第八开关是受控于该反向控制信号，以将输入于该第一端的禁止信号传送至该第八开关的第二端，该第八开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第九开关，其第一端是耦接于该前级全振幅移位寄存器的输出端，该第九开关是受控于该第七开关在导通时所传送的反向时钟及该第八开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第九开关的第二端，该第九开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第十开关，其第一端是用来输入该反向时钟，该第十开关是受控于该反向控制信号，以将输入于该第一端的反向时钟传送至该第十开关的第二端，该第十开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；一第十一开关，其第一端是用来输入该禁止信号，第二端是耦接于该第十开关的第二端，该第十一开关是受控于该正向控制信号，以将输入于该第一端的禁止信号传送至该第十一开关的第二端，该第十一开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；以及一第十二开关，其第一端是用来输入信号，第二端是耦接于该第九开关的第二端，该第十二开关是受控于该第十开关在导通时所传送的反向时钟及该第十一开关在导通时所传送的禁止信号，以将输入于该第一端的信号传送至该第十二开关的第二端，该第十二开关内所包含的晶体管的型态是相同于该第一开关内所包含的晶体管的型态；以及一后级全振幅移位寄存器，其输入端是耦接于该后级多路复用器的第九开关的第二端，输出端是耦接于该前级多路复用器的第六开关的第一端，该后级全振幅移位寄存器是用来寄存该第九开关及该第十二开关在导通时所传送来的信号。
12.一种内含单一型态晶体管的双向移位寄存器，其包含一前级多路复用器，用来接收一正向时钟、一正向控制信号、一反向控制信号、一前级正向输入信号及一前级反向输入信号，并用来依据该正向时钟、该正向控制信号及该反向控制信号选择性地输出该前级正向输入信号或该前级反向输入信号；一前级全振幅移位寄存器，用来接收该正向时钟、一反向时钟及该前级多路复用器所输出的该前级正向输入信号或该前级反向输入信号，并用来依据该正向时钟及该反向时钟输出所接收的该前级正向输入信号或该前级反向输入信号；一后级多路复用器，用来接收该正向时钟、该正向控制信号、该反向控制信号、一后级正向输入信号及一后级反向输入信号，并用来依据该正向时钟、该正向控制信号及该反向控制信号选择性地输出该后级正向输入信号或该后级反向输入信号；以及一后级全振幅移位寄存器，用来接收该正向时钟、该反向时钟及该后级多路复用器所输出的该后级正向输入信号或该后级反向输入信号，并用来依据该正向时钟及该反向时钟输出所接收的该后级正向输入信号或该后级反向输入信号；其中，该前级全振幅移位寄存器所输出的该前级正向输入信号或该前级反向输入信号作为该后级正向输入信号，而该后级全振幅移位寄存器所输出的该后级正向输入信号或该后级反向输入信号作为该前级反向输入信号。
13.如请求项12所述的双向移位寄存器，其中，该前级多路复用器包含一第一晶体管，其源极是用来接收该前级正向输入信号，栅极是用来接收该正向时钟；一第二晶体管，其源极是耦接于该第一晶体管的漏极，栅极是用来接收该正向控制信号，该第二晶体管的型态是相同于该第一晶体管的型态；一第三晶体管，其漏极是耦接于该第二晶体管的漏极，栅极是用来接收该反向控制信号，该第三晶体管的型态是相同于该第一晶体管的型态；以及一第四晶体管，其漏极是耦接于该第三晶体管的源极，栅极是用来接收该正向时钟，源极是用来接收该前级反向输入信号，该第四晶体管的型态是相同于该第一晶体管的型态。
14.如请求项12所述的双向移位寄存器，其中，该前级全振幅移位寄存器包含一第五晶体管，其栅极是用来接收该前级多路复用器所输出的该前级正向输入信号或该前级反向输入信号，源极是用来接收该反向时钟，漏极是用来输出该前级正向输入信号或前级反向输入信号，以作为该后级正向输入信号；一第六晶体管，其源极是耦接于该第五晶体管的漏极，栅极是用来接收该正向时钟，漏极是用来耦接于一第一电压源，该第六晶体管的型态是相同于该第五晶体管的型态；以及一前级电容，其第一端是耦接于该第五晶体管的栅极，第二端是接地。
15.如请求项12所述的双向移位寄存器，其中，该后级多路复用器包含一第七晶体管，其源极是用来接收该后级反向输入信号，栅极是用来接收该反向时钟；一第八晶体管，其源极是耦接于该第七晶体管的漏极，栅极是用来接收该反向控制信号，该第八晶体管的型态是相同于该第七晶体管的型态；一第九晶体管，其漏极是耦接于该第八晶体管的漏极，栅极是用来接收该正向控制信号，该第九晶体管的型态是相同于该第七晶体管的型态；以及一第十晶体管，其漏极是耦接于该第九晶体管的源极，栅极是用来接收该反向时钟，源极是用来接收该前级全振幅移位寄存器所输出的前级正向输入信号或前级反向输入信号，该第十晶体管的型态是相同于该第七晶体管的型态。
16.如请求项12所述的双向移位寄存器，其中该后级全振幅移位寄存器包含一第十一晶体管，其栅极是用来接收该后级多路复用器所输出的后级正向输入信号或后级反向输入信号，源极是用来接收该正向时钟，漏极是用来输出该后级正向输入信号或后级反向输入信号，以作为该前级反向输入信号；一第十二晶体管，其源极是耦接于该第十一晶体管的漏极，栅极是用来接收该反向时钟，漏极是用来耦接于一第一电压源，该第十二晶体管的型态是相同于该第十一晶体管的型态；以及一后级电容，其第一端是耦接于该第十一晶体管的栅极，第二端是接地。
17.如请求项14所述的双向移位寄存器，其中，该前级全振幅移位寄存器另包含一第十三晶体管，其源极是用来接收该前级多路复用器所输出的前级正向输入信号或前级反向输入信号，栅极是耦接于该第六晶体管的栅极，漏极是耦接于该第五晶体管的栅极，该第十三晶体管的型态是相同于该第五晶体管的型态。
18.如请求项16所述的双向移位寄存器，其中，该后级全振幅移位寄存器另包含一第十四晶体管，其源极是用来接收该后级多路复用器所输出的后级正向输入信号或后级反向输入信号，栅极是耦接于该第十二晶体管的栅极，漏极是耦接于该第十一晶体管的栅极，该第十四晶体管的型态是相同于该第十一晶体管的型态。
19.如请求项14所述的双向移位寄存器，其中，该前级全振幅移位寄存器另包含一第十五晶体管，其源极是用来接收该前级多路复用器所输出的前级正向输入信号或前级反向输入信号，栅极是用来耦接于一第二电压源，漏极是耦接于该第五晶体管的栅极，该第十五晶体管的型态是相同于该第五晶体管的型态。
20.如请求项16所述的双向移位寄存器，其中，该后级全振幅移位寄存器另包含一第十六晶体管，其源极是用来接收该后级多路复用器所输出的后级正向输入信号或后级反向输入信号，栅极是用来耦接于一第二电压源，漏极是耦接于该第十一晶体管的栅极，该第十六晶体管的型态是相同于该第十一晶体管的型态。
全文摘要
双向移位寄存器包含一前级多路复用器、一前级全振幅移位寄存器、一后级多路复用器、以及一后级全振幅移位寄存器，该前级多路复用器、该前级全振幅移位寄存器、该后级多路复用器、以及该后级全振幅移位寄存器内所包含的晶体管皆属同一型态。该前级多路复用器及该后级多路复用器是用来依据一正向时钟、一反向时钟、一正向控制信号、以及一反向控制信号，选择性地输出信号，而该前级全振幅移位寄存器及该后级全振幅移位寄存器是分别用来寄存该前级多路复用器及该后级多路复用器输出的信号。
文档编号G11C19/28GK101017709SQ20061000711
公开日2007年8月15日 申请日期2006年2月9日 优先权日2006年2月9日
发明者曾名骏, 郭鸿儒, 黄建翔 申请人:奇晶光电股份有限公司, 奇美电子股份有限公司