专利名称：存储装置的制作方法
技术领域：
本发明涉及存储装置，并适用于诸如下述这种半导体存储装置，其把从诸如个人计算机、数字摄像机等的信息处理设备提供的数据存储在内部半导体存储器中。
背景技术：
这种类型的连接到相应于个人计算机、数字摄像机等的信息处理设备的传统半导体存储装置，利用从信息处理设备提供的电能，执行用于将从信息处理设备提供的数据写入到内部半导体存储器中的数据写处理以及用于从内部半导体存储器中读出由信息处理设备所请求的数据的数据读处理(例如，参见作为专利文献1的美国专利US 6,148,354)。
发明概述当连接了这样的半导体存储装置的信息处理设备相应于利用从信息处理设备内部设置的电池所提供的电能进行操作的数字摄像机时，例如，当半导体存储装置的数据写处理速度和数据读处理速度可以减少到一定程度时，可以取得减少数字摄像机等的功率损耗的效果。
当连接了这样的半导体存储装置的信息处理设备相应于利用在屋内的市电所提供的电能进行操作的个人计算机时，例如，当半导体存储装置的数据写处理速度和数据读处理速度增加时，可以取得缩短数据写处理以及数据读处理等的处理时间的效果。
值得考虑的是，当能够根据半导体存储装置的使用情况改变半导体存储装置的数据写处理速度以及数据读处理速度时，便利性可以大大地提高。
进一步地，当这样的半导体存储装置能够根据一种将要读取和写入的数据(运动图像数据或者音乐(音频)数据)而保证最小的数据写处理速度和最小的数据读处理速度时，半导体存储装置可以例如不丢帧地记录运动图像数据以及无缝地记录/再现音乐(音频)数据。
考虑到上述几点而做出了本发明。期望提出一种能够适当地改变数据写处理速度和数据读处理速度的存储装置以及能够保证数据写处理速度和数据读处理速度的存储装置。
为了解决上述问题，根据本发明的一个实施例，提供了一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中，控制装置在一定数目的存储器装置中并行地执行下述两种处理之一，即用于写入从存储装置所连接到的连接目的地装置提供的数据的数据写处理以及用于读出由连接目的地装置所请求的数据的数据读处理，该存储器装置的数目由提供的指定信号指定。
因而，这种存储装置能够通过改变由指定信号指定的存储器装置的数目而适当地改变数据读处理速度和数据写处理速度。
此外，根据本发明的一个实施例，提供了一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中保证了用于写入从存储装置所连接到的连接目的地装置提供的数据的数据写处理的速度以及用于读出由连接目的地装置请求的数据的数据读处理的速度的其中之一。
因而，由于该半导体存储装置能够保证最小的数据写处理速度以及最小的数据读处理速度，所以该半导体存储装置能够例如不丢帧地记录运动图像数据以及无缝地记录/再现音乐(音频)数据。
根据本发明的一个实施例，通过改变由指定信号指定的存储器装置的数目而适当地改变数据写处理速度以及数据读处理速度是可能的。根据本发明的一个实施例，保证数据写处理速度和数据读处理速度是可能的。
图1是说明根据第一实施例的半导体存储装置的配置的示意图；图2是说明闪速存储器部分的配置的示意图；图3是说明相应等级的内容的表；图4A和4B是说明存储器交叉存取(interleave)状态的示意图；图5是说明在每一个等级中激活的闪速存储器芯片的数目的示意图；图6是说明数据传送率设定处理过程(1)的时序图；图7是说明在等级1中的逻辑块分配的示意图；图8是说明在等级2中的逻辑块分配的示意图；图9是说明在等级3中的逻辑块分配的示意图；图10是说明根据第二实施例的半导体存储装置的配置的示意图；图11A和11B是说明半导体存储装置的外部结构的示意图；图12A、12B和12C是说明DIP开关的状态的示意图；图13是说明数据传送率设定处理过程(2)的流程图；以及图14是说明数据传送率设定处理过程(3)的流程图。
具体实施例方式
下面将参照附图详细描述本发明的实施例。
(1)第一实施例图1中的参考数字1表示根据第一实施例的作为一个整体的半导体存储装置。例如，该半导体存储装置1具有相当于连接器的连接部分(在图中没有明确示出)。该半导体存储装置1通过连接部分而连接到信息处理设备一侧的PCIExpress总线上。该半导体存储装置1由此在PCI Express系统的基础上执行与信息处理设备的数据通信。
PCI Express是由PCI-SIG(PCI Special Interest Group，PCI特别兴趣小组)开发和管理的一种标准。在第一实施例中的半导体存储装置1在外形上以卡的形状构成，并且在大小/形状上与例如PC卡类似。
半导体存储装置1具有用于存储数据的闪速存储器部分2。将体存储装置1还具有控制器3，用来执行用于将来自半导体存储装置1通过连接部分所连接到的信息处理设备的数据写入到闪速存储器部分2中的数据写处理，以及用于从闪速存储器部分2中读取由信息处理设备请求的数据的数据读处理。
实际上，闪速存储器部分2通过连接多个存储数据的闪速存储器芯片CP构成。特别地，如图2所示，例如，闪速存储器部分2通过将第一到第四闪速存储器芯片CPA0到A3、第五到第八闪速存储器芯片CPB0到B3、第九到第十二闪速存储器芯片CPC0到C3、以及第十三到第十六闪速存储器芯片CPD0到D3分别连接到第一数据传输线L1、第二数据传输线L2、第三数据传输线L3、以及第四数据传输线L4而构成，第一数据传输线L1、第二数据传输线L2、第三数据传输线L3、以及第四数据传输线L4从控制器3中延伸出来。
控制器3包括用于根据存储在主存储器单元4中的固件等来控制整个控制器3的CPU(中央处理器)5。控制器3还包括主机接口单元6，用于在PCIExpress系统的基础上执行与所述半导体存储装置1通过连接部分而连接到的信息处理设备的数据通信。
当将要被写入到闪速存储器部分2中的写数据从所述半导体存储装置1通过连接部分而连接到的信息处理设备中进行传输时，半导体存储装置1通过主机接口单元6接收所传输的写数据。
主机接口单元6将接收到的写数据提供给在控制器3内部提供的页缓冲器单元7。
页缓冲器单元7临时存储来自主机接口单元6的写数据，并且适当地提供已存储的写数据到在控制器3内部提供的存储器接口单元8。
存储器接口单元8提供来自页缓冲器单元7的写数据到闪速存储器部分2。
在闪速存储器部分2中的闪速存储器芯片CP临时存储来自在闪速存储器芯片CP内部所提供的高速缓冲存储器中的存储器接口单元8的写数据，并在闪速存储器芯片CP内部的存储区域中顺序地存储该已存储的写数据。
当通过连接部分连接了半导体存储装置1的信息处理设备指示半导体存储装置1的控制器3读取存储在闪速存储器部分2中的数据时，控制器3从闪速存储器部分2中的闪速存储器芯片CP中读取数据，并且而后在PCI Express系统的基础上传送读出的数据给信息处理设备。
特别地，在控制器3内部的存储器接口单元8接收从闪速存储器部分2中读取的读出数据，并且提供接收到的读出数据给页缓冲器单元7。
页缓冲器单元7临时存储从存储器接口单元8提供的读出数据，并适当地将已存储的读出数据提供给主机接口单元6。
主机接口单元6在PCI Express系统的基础上将来自页缓冲器单元7的读出数据传送到信息处理设备。
因而，半导体存储装置1可以在PCI Express系统的基础上接收从信息处理设备传送的写数据，并在PCI Express系统的基础上将从闪速存储器部分2中读取的读出数据传送到信息处理设备。
这种类型的传统半导体存储装置通过使用下述方法来提高与信息处理设备的数据通信的速度，所述方法为例如一种增加用于与信息处理设备进行数据通信的通信终端的数目的方法，或者增加在与信息处理设备的数据通信中使用的时钟信号的频率的方法。但是，随着数据通信的速度的增加，这样的传统方法无法避免通信终端的数目的增加或者EMI(电磁干扰)效应。
另一方面，通过应用PCI Express作为用于与信息处理设备进行数据通信的系统，根据第一实施例的半导体存储装置1能够增加数据通信的速度，同时避免通信终端的数目的增加或者EMI效应。
除了这样的配置之外，半导体存储装置1的控制器3具有用于存储用来指定控制器3和闪速存储器部分2之间的数据传送率的值的等级寄存器单元9(该值在下文中将被称为等级值)。
控制器3对在数目上与存储在等级寄存器单元9中的等级值相对应的闪速存储器芯片CP进行交叉存取。控制器3因而能够将控制器3和闪速存储器部分2之间的数据传送率控制到一个与等级值相应的数据传送率。
此外，半导体存储装置1保证与存储在等级寄存器单元9中的等级值相对应的数据写处理速度和数据读处理速度。
在等级寄存器单元9中存储的等级值将参照图3进行描述。在第一实施例中，有三个值“00”、“01”和“10”作为等级值。
在这种情况下，等级值“00”相应于等级1。等级值“01”相应于等级2。例如，假定在等级1中交叉存取的闪速存储器芯片CP的数目为4，则在等级2中交叉存取的闪速存储器芯片CP的数目被设定为8。等级值“10”相应于等级3。在等级3中交叉存取的闪速存储器芯片CP的数目被设定为16。
因而，假定在等级1中的数据传送率是“1”，则在等级2和等级3中的数据传送率是“2”和“4”。假定在等级1中的功率损耗是“1”，则在等级2和等级3中的功率损耗是“1.5”和“3”。
下面将详细描述交叉存取。在交叉存取中，多个闪速存储器芯片CP被同时激活，并在多个已激活的闪速存储器芯片CP上并行执行数据写处理和数据读处理。
下面将在下述两种情况之间作个比较仅仅激活第一闪速存储器芯片CPA0并执行数据写处理，以及同时激活第一和第二闪速存储器芯片CPA0和CPA1并且并行执行数据写处理。
在控制器3仅仅激活第一闪速存储器芯片CPA0并且执行数据写处理的情况下，如图4A所示，在预定数量的写数据从控制器3传送到第一闪速存储器芯片CPA0之后，更多的写数据在除了第一闪速存储器芯片CPA0的高速缓冲存储器隐藏了该预定数量的写数据的时间(T1-T2)之外的忙时(T2-T3)期间不能被传送。顺便提及的是，在这种情况中的忙时相应于在闪速存储器芯片CP等的存储区域中执行写数据的存储处理所花费的时间。
另一方面，在控制器3激活第一和第二闪速存储器芯片CPA0和CPA1并且并行执行数据写处理的情况下，如图4B所示，顺序地传送写数据到这些第一和第二闪速存储器芯片CPA0和CPA1。因而可能避免出现由于如图4A所说明的忙时而导致写数据不能被传送的情形，借此可以提高数据传送率(数据写处理速度)。
因而，如图5所示，根据第一实施例的半导体存储装置1通过改变为每一等级激活的闪速存储器芯片CP的数量，能够改变每一个等级的数据传送率(数据写处理速度/数据读处理速度)。
将参照图6的流程图来描述当数据传送率在例如制造半导体存储装置1的工厂里被设定的时候(或者当用户启动格式化程序以格式化半导体存储装置1的时候)的数据传送率设定处理过程RT1。
当半导体存储装置1连接到例如被配置为能够在PCI Express系统的基础上执行与半导体存储装置1的数据通信的设定装置11时，设定装置11进行到步骤SP1，在那里设定装置11启动用来设定控制器3和闪速存储器部分2之间的数据传送率的格式程序(程序)。
设定装置11接着进行到步骤SP2，在那里设定装置11根据在步骤SP1中启动的格式化程序，传送一个数目通知请求信号给半导体存储装置1，该信号请求通知在半导体存储装置1的闪速存储器部分2内部提供的闪速存储器芯片CP的数目。
接收到数目通知请求信号后，半导体存储装置1的控制器3进行到步骤SP3，在那里控制器3通过访问闪速存储器部分2识别在闪速存储器部分2内部提供的闪速存储器芯片CP的数目，然后传送指示闪速存储器芯片CP的已识别数目的数目通知信号给设定装置11。
接收到所述数目通知信号后，设定装置11进行到步骤SP4，在那里设定装置11在显示单元上显示根据闪速存储器芯片CP的数目设定的等级，该数目由数目通知信号指示。
特别地，例如，当其数目由来自半导体存储装置1的数目通知信号指示的闪速存储器芯片CP的数目为4时，这表示如图3所示仅仅能够设定等级1，并且因而设定装置11在显示单元上仅仅将等级1显示为可设置的等级。例如，当其数目由来自半导体存储装置1的数目通知信号指示的闪速存储器芯片CP的数目为8时，这表示如图3所示能够设定等级1和等级2，因而设定装置11在显示单元上将等级1和等级2显示为可设置的等级。例如，当其数目由来自半导体存储装置1的数目通知信号指示的闪速存储器芯片CP的数目为16时，这表示如图3所示能够设定等级1、等级2和等级3，因而设定装置11在显示单元上将等级1、等级2和等级3显示为可设置的等级。
在下一个步骤SP5，当通过操作员等的操作在显示在显示单元上的等级之中指定一个等级的时候，设定装置11传送一个指示所指定的等级的等级指定信号到半导体存储装置1。
接收到等级指定信号后，半导体存储装置1的控制器3进行到步骤SP6，在那里控制器3在存储于主存储器单元4中的多片固件之间激活相应于由等级指定信号指定的等级的固件。在下一个步骤SP7，控制器3执行用于执行指定等级的逻辑块分配的逻辑块分配处理。
特别地，在这个逻辑块分配处理中，当由来自设定装置11的等级指定信号指定等级1时，四个闪速存储器芯片CP中的每一个的物理块被分配作为一个逻辑块，例如如图7所示。因而，当此后半导体存储装置1连接到例如个人计算机、数字摄像机等的信息处理设备时，半导体存储装置1的控制器3在四个闪速存储器芯片CP中并行执行数据写处理和数据读处理。
在这个逻辑块分配处理中，当由来自设定装置11的等级指定信号指定等级2时，八个闪速存储器芯片CP中的每一个的物理块被分配作为一个逻辑块，例如如图8所示。因而，当此后半导体存储装置1连接到例如个人计算机、数字摄像机等的信息处理设备时，半导体存储装置1的控制器3在八个闪速存储器芯片CP中并行执行数据写处理和数据读处理。
在这个逻辑块分配处理中，当由来自设定装置11的等级指定信号指定等级3时，16个闪速存储器芯片CP中的每一个的物理块被分配作为一个逻辑块，例如如图9所示。因而，当此后半导体存储装置1连接到例如个人计算机、数字摄像机等的信息处理设备时，半导体存置1的控制器3在16个闪速存储器芯片CP中并行执行数据写处理和数据读处理。
所述半导体存储装置1的控制器3而后进行到下一个步骤SP8，在那里控制器3在等级寄存器单元9中存储等级的等级值，其中在所述等级中所述逻辑块分配处理成功地执行了逻辑块分配。接着，半导体存储装置1的控制器3进行到步骤SP9，在那里，控制器3传送指示等级的等级值的等级值通知信号给设定装置11，其中在所述等级中所述逻辑块分配处理成功地执行了逻辑块分配。
接收到等级值通知信号后，设定装置11进行到步骤SP10，在那里设定装置11在显示单元上显示相应于由等级值通知信号指示的等级值的等级。由此该设定装置11通知操作员所述等级被设定于半导体存储装置1中。
在上述的配置中，当接收到来自设定装置11的用于指定等级的等级指定信号时，半导体存储装置1的控制器3执行逻辑块分配处理，从而可以在数目上与由接收到的等级指定信号所指定的等级相对应的闪速存储器芯片CP中并行地执行数据写处理和数据读处理。
因而，半导体存储装置1可以根据通过设定装置11指定的等级改变数据写处理速度和数据读处理速度。
(2)第二实施例图10中的参考符号1X表示根据第二实施例的、作为一个整体的半导体存储装置，其中相应于图1的那些部分用相同的参考数字来标识。根据第二实施例的半导体存储装置1X与根据第一实施例的半导体存储装置1具有基本相同的结构，不同之处在于根据第二实施例的半导体存储装置1X具有第一DIP开关SW1和第二DIP开关SW2。
特别地，例如，如图11A所示，根据第二实施例的半导体存储装置1X在基本上以矩形形状形成的并且具有预定厚度的外壳BD的一侧具有第一DIP开关SW1和第二DIP开关SW2。顺便提及的是，第一DIP开关SW1和第二DIP开关SW2可以设置在外壳BD的上表面中，例如如图11B所示。
形成第一DIP开关SW1和第二DIP开关SW2，以便开关部分22A和22B在基本上以矩形形状形成的滑动槽21A和21B的末端或者另一末端的方向上滑动，例如，如图12A、12B和12C所示。
在第二实施例中，当例如如图12A所示第一DIP开关SW1的开关部分22A滑动到滑动槽21A的这一末端一侧，而且第二DIP开关SW2的开关部分22B滑动到滑动槽21B的这一末端一侧时，指示等级1的等级值“00”从第一DIP开关SW1和第二DIP开关SW2提供到半导体存储装置1X的控制器3。
在第二实施例中，当例如如图12B所示第一DIP开关SW1的开关部分22A滑动到滑动槽21A的这一末端一侧，而且第二DIP开关SW2的开关部分22B滑动到滑动槽21B的另一末端一侧时，指示等级2的等级值“01”从第一DIP开关SW1和第二DIP开关SW2提供到半导体存储装置1X的控制器3。
在第二实施例中，当例如如图12C所示第一DIP开关SW1的开关部分22A滑动到滑动槽21A的另一末端一侧，而且第二DIP开关SW2的开关部分22B滑动到滑动槽21B的这一末端一侧时，指示等级3的等级值“10”从第一DIP开关SW1和第二DIP开关SW2提供到半导体存储装置1X的控制器3。
将参照图13的流程图描述当数据传送率通过第一DIP开关SW1和第二DIP开关SW2进行设定时的数据传送率设定处理过程RT2。
在步骤SP11，当通过用户操作在半导体存储装置1X的外壳BD中提供的第一DIP开关SW1和第二DIP开关SW2指定等级1、等级2和等级3的其中之一时，响应于该指定，第一DIP开关SW1和第二DIP开关SW2输入指示所指定的等级的等级值给控制器3。
响应于该输入，控制器3进行到步骤SP12，在那里控制器3在存储在主存储器单元4中的多片固件之中激活相应于输入的等级值的固件。在下一个步骤SP13，控制器3执行逻辑块分配处理，其用来执行用于相应于输入的等级值的等级的逻辑块分配。
特别地，在这个逻辑块分配处理中，当输入的等级值是指示等级1的“00”时，四个闪速存储器芯片CP中的每一个的物理块被分配作为一个逻辑块，例如如图7所示。在这个逻辑块分配处理中，当输入的等级值是指示等级2的“01”时，八个闪速存储器芯片CP中的每一个的物理块被分配作为一个逻辑块，例如如图8所示。在这个逻辑块分配处理中，当输入的等级值是指示等级3的“10”时，16个闪速存储器芯片CP中的每一个的物理块被分配作为一个逻辑块，例如如图9所示。
半导体存储装置1X的控制器3而后进行到下一个步骤SP14，在那里控制器3在等级寄存器单元9中存储等级的等级值，其中在所述等级中所述逻辑块分配处理成功地执行了逻辑块分配。
在上述的配置中，当接收到来自第一DIP开关SW1和第二DIP开关SW2的用于指定等级的等级值时，半导体存储装置1X的控制器3执行逻辑块分配处理，从而能够在数目上与接收到的等级值相对应的闪速存储器芯片CP中并行地执行数据写处理和数据读处理。
因此，半导体存储装置1X能够根据通过第一DIP开关SW1和第二DIP开关SW2指定的等级改变数据写处理速度和数据读处理速度。
(3)第三实施例根据第三实施例的半导体存储装置1与根据图1所示的第一实施例的半导体存储装置1具有相同的结构。因而，将在下面参照图14的序列图对在控制器3和闪速存储器部分2之间的数据传送率被设定时的数据传送率设定处理过程RT3进行描述。
当通过连接到相应于个人计算机、数字摄像机等的信息处理设备31而开始从信息处理设备31向半导体存储装置1的控制器3供电时，控制器3进行到步骤SP21，在那里控制器3通过访问闪速存储器部分2识别在闪速存储器部分2中提供的闪速存储器芯片CP的数目。
顺便提及的是，在第三实施例中，当开始从连接到控制器3的信息处理设备31向控制器3供电时，半导体存储装置1的控制器3将控制器3和闪速存储器部分2之间的数据传送率设定为等级1作为初始设定。
接着，半导体存储装置1的控制器3进行到步骤SP22，在那里控制器3在闪速存储器芯片CP的数目的基础上识别可设置的等级，其中该数目在步骤S21中被识别。特别地，例如，当其数目已经在步骤SP21中被识别的闪速存储器芯片CP的数目是4时，控制器3仅仅将等级1识别作为可设置的等级。例如，当其数目已经在步骤SP21中被识别的闪速存储器芯片CP的数目是8时，控制器3将等级1和等级2识别作为可设置的等级。当其数目已经在步骤SP21中被识别的闪速存储器芯片CP的数目是16时，控制器3将等级1、等级2和等级3识别作为可设置的等级。控制器3而后在等级寄存器单元9中存储指示已识别的可设置等级的可设置等级信息以及指示当前设定等级的等级值“00”(也就是，等级1)的当前等级信息。
其间，信息处理设备31在步骤S23中从与信息处理设备31连接的半导体存储装置1中读取预定的属性信息，并且在读取的的属性信息的基础上识别出该半导体存储装置1已连接到信息处理设备31。
半导体存储装置1的控制器3进行到步骤SP24，在那里控制器3将存储在等级寄存器单元9中的可设置等级信息和当前等级信息传送给信息处理设备31。
从半导体存储装置1接收到可设置等级信息和当前等级信息后，所述信息处理设备31进行到步骤SP25，在那里信息处理设备31确定由当前等级信息指示的等级1是否适合于当前在信息处理设备31中正在执行的处理(应用)。当当前正在执行的处理是在半导体存储装置1中存储大量数据的处理时，信息处理设备31确定由当前的等级信息指示的等级1是不合适的。因此，当信息处理设备31确定由当前等级信息指示的等级1是不合适的时候，信息处理设备31从由从半导体存储装置1中接收的可设置等级信息所指示的可设置等级中选择适合于当前正在执行的处理的等级，例如等级3。信息处理设备31传送指定已选择的等级3的等级指定信号给半导体存储装置1。
接收到该等级指定信号后，半导体存储装置1的控制器3进行到步骤SP26，在那里控制器3在存储在主存储器单元4中的多片固件中激活相应于由等级指定信号所指定的等级3的固件。在下一个步骤SP27，控制器3执行用于执行等级3的逻辑块分配的逻辑块分配处理。
特别地，在这个逻辑块分配处理中，16个闪速存储器芯片CP中的每一个的物理块被分配作为一个逻辑块，例如如图9所示。
半导体存储装置1的控制器3而后进行到下一个步骤SP28，在那里控制器3将等级3的等级值“10”作为当前等级信息存储在等级寄存器单元9中，其中在所述等级3中逻辑块分配处理成功地执行了逻辑块分配。接着，半导体存储装置1的控制器3进行到步骤SP29，在那里控制器3传送用来通知等级3的设定已经完成的设定完成通知信号给信息处理设备31。
接收到该设定完成通知信号后，信息处理设备31进行到步骤SP30，在那里信息处理设备31在由设定完成通知信号所通知的等级3中执行与半导体存储装置1的数据通信。
在上述配置中，与半导体存储装置1连接的信息处理设备31传送等级指定信号给半导体存储装置1，其中该信号用于根据当前在信息处理设备31中正在执行的处理(应用)的类型指定等级。
从信息处理设备31接收到该等级指定信号后，半导体存储装置1的控制器3执行逻辑块分配外理，以便能够在数目上与由接收到的等级指定信号所指定的等级相对应的闪速存储器芯片CP中并行执行数据写处理和数据读处理。
因此，半导体存储装置1可以根据在与半导体存储装置1连接的信息处理设备31中执行的处理改变数据写处理速度和数据读处理速度。
虽然在第三实施例中半导体存储装置1根据在与半导体存储装置1连接的信息处理设备31中执行的处理改变数据写处理速度和数据读处理速度，但是本发明并不局限于此。半导体存储装置1可以根据半导体存储装置1所连接到的信息处理设备31的供电状态，改变数据写处理速度和数据读处理速度。特别地，在这种情况下，当连接了半导体存储装置1的信息处理设备31通过例如信息处理设备31内部提供的电池供电运行时，半导体存储装置1减小数据写处理速度和数据读处理速度，因而使得避免电池电荷数量的急剧减少成为可能。当连接了半导体存储装置1的信息处理设备31通过例如市电供电运行时，半导体存储装置1增加数据写处理速度和数据读处理速度，由此使得缩短数据写处理和数据读处理的处理时间成为可能。
(4)其他实施例应当注意的是，虽然在前述的第一到第三实施例中已经描述了半导体存储装置1中提供的闪速存储器芯片CP的数目是16的情况，但本发明并不局限于此。只要有多个闪速存储器芯片CP，在半导体存储装置1中提供的闪速存储器芯片CP的数目就可以大于16或者小于16。
顺便提及的是，在前述的第一到第三实施例中，已经描述了为半导体存储装置1提供16个闪速存储器芯片CP的情况，以便实现三个等级，即等级1、等级2和等级3。但是，当在半导体存储装置1中仅仅提供4个闪速存储器芯片CP以仅仅实现等级1时，无需为半导体存储装置1提供以上描述的第一DIP开关SW1和第二DIP开关SW2。作为选择，可以在半导体存储装置1的控制器3中提供用于存储指示可设置等级(也就是，等级1)的数据的寄存器，以便使半导体存储装置1的控制器3在存储在寄存器中的数据的基础上禁止除了可设置等级以外的等级(等级2和等级3)的设定。
当在半导体存储装置1中仅仅提供8个闪速存储器芯片CP以仅仅实现等级1和等级2时，可以为半导体存储装置1只提供一个DIP开关SW，以仅仅允许等级1和等级2之间的转换。作为选择，可以在半导体存储装置1的控制器3中提供用于存储指示可设置等级(也就是，等级1和等级2)的数据的寄存器，以便使半导体存储装置1的控制器3在存储在寄存器中的数据的基础上禁止除了可设置等级以外的等级(等级3)的设定。
此外，虽然在前述的第一到第三实施例中已经描述了闪速存储器芯片CP被用作存储数据的多个存储器装置的情况，但本发明并不局限于此。可以应用各种各样的其他的半导体存储器以及其他的存储器。
此外，虽然在前述的第一到第三实施例中已经描述了图1所示的控制器3等被用作控制存储器装置的控制装置的情况，但本发明并不局限于此。可以应用其他的各种各样的构造。
此外，虽然在前述的第一到第三实施例中已经描述了下述情况，即通过在数据写处理速度和数据读处理速度最低的等级1中激活最少4个闪速存储器芯片CP，而保证数据写处理速度和数据读处理速度的情况，但本发明并不局限于此。可以应用其他的各种各样的方法。
本发明可应用于例如在内部半导体存储器中存储据的半导体存储装置，其中所述数据由例如个人计算机、数字摄像机等的信息处理设备提供。
本领域技术人员应该明白，在附加权利要求或者其等价物的范围之内，根据设计需求和其他因素，本领域的技术人员可以作出各种各样的修改、组合、子组合以及变更。
权利要求
1.一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中，所述控制装置在一定数目的所述存储器装置中并行地执行用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理、以及用于读出由所述连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器装置的数目由提供的指定信号指定。
2.如权利要求1所要求的存储装置，进一步包括用于在PCI Express系统的基础上执行与所述连接目的地装置的数据通信的数据通信装置。
3.如权利要求1所要求的存储装置，其中，所述控制装置在一定数目的所述存储器装置中并行地执行用于写入从该存储装置所连接到的所述连接目的地装置提供的数据的数据写处理、以及用于读出由所述连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器装置的数目由从所述连接目的地装置中提供的所述指定信号指定。
4.如权利要求1所要求的存储装置，进一步包括用于允许用户指定所述存储器装置的数目的指定装置，其中，所述指定装置产生指示所述存储器装置的数目的所述指定信号，并且将所述指定信号提供给所述控制装置，其中该数目由用户指定。
5.一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制所述存储器装置的控制装置；其中，保证用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理的速度、以及用于读出由所述连接目的地装置所请求的数据的数据读处理的速度的其中之一。
6.一种存储装置，包括多个存储数据的存储器；以及用于控制所述存储器的控制器；其中，所述控制器在一定数目的所述存储器中并行地执行用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理、以及用于读出由所述连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器的数目由提供的指定信号指定。
7.一种存储装置，包括多个存储数据的存储器；以及用于控制所述存储器的控制器；其中，保证用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理的速度、以及用于读出由所述连接目的地装置所请求的数据的数据读处理的速度的其中之一。
全文摘要
一种存储装置，包括多个用于存储数据的存储器装置；以及用于控制存储器装置的控制装置；其中，控制装置在一定数目的存储器装置中并行地执行用于写入从该存储装置所连接到的连接目的地装置提供的数据的数据写处理、以及用于读出由连接目的地装置所请求的数据的数据读处理的其中之一，所述存储器装置的数目由提供的指定信号指定。
文档编号G11C7/10GK1825271SQ20061007390
公开日2006年8月30日 申请日期2006年1月11日 优先权日2005年1月11日
发明者佐鸟谦一, 筒井敬一, 中西健一, 坂东秀明, 大久保英明, 青木祯孝, 今野环 申请人:索尼株式会社