专利名称：存储装置的制作方法
技术领域：
本发明涉及存储装置，特别是涉及具有多个存储器组的存储装置。
背景技术：
闪存存储器具有非挥发性存储单元，并以具有多个存储单元的区段为单位进行数据删除及数据写入。闪存存储器的操作模式包括读取模式，读取所选择的一个或多个存储单元的数据；删除模式，向所选择的区段内的所有存储单元写入数据“1”；编程(写入)模式，向所选择的一个或多个存储单元写入数据“0”。
此外，在上述的编程模式及删除模式中，有向具有浮栅的存储单元施加恒定高电位的应力施加步骤，和此后检查存储单元的阈值电压的变化的检验步骤，并重复进行到所希望的数据被写入为止。即，在编程模式中，向控制栅施加正的高电压，从而向浮栅注入电子，直到达到某值以上的阈值电压为止，在删除模式中，向基板侧施加作为反馈偏压的正的高电压，从而从浮栅引出电子，直到达到某值以下的阈值电压为止。因此，在闪存存储器中，在某一存储器组内的区段处于编程或删除操作中时，即使是该存储器组内的其他区段的存储单元也禁止读取操作。
此外，由于编程及删除操作与读取操作相比需要长时间，所以在对某一存储器组开始编程或者删除操作时，可读取的存储区域变少，由此发生读取操作的限制。
为了减少这些限制，需要多存储器组结构的闪存存储器。即，通过增加存储器组的数量，可减少由于正进行编程或删除而无法访问的存储器的容量。
而且，作为另一个特点，闪存存储器是即使在关断电源的状态下也能够保持存储数据的非挥发性存储器，所以被用作用于记录在启动电源时最先访问的引导程序的半导体存储器的情况较多。随之，闪存存储器常常由具有在启动电源时被访问的引导区段的存储器组和具有除此之外的通常的区段的存储器组构成。
此时，根据引导程序的大小等，需要与用户的用途相应的存储器组结构，例如具有引导区段的存储器组的容量与其他存储器组的容量相比小的闪存存储器、或者相等容量的闪存存储器等。
作为同时满足这两种需求的方法，提出有通过按闪存存储器的种类改变多个实存储器组的组合来构成多个虚拟存储器组的组合，从而满足多种需要的方法。
这样，在闪存存储器中为了减少由于正在进行编程或者删除而无法访问的存储器的容量，一般多为基于多存储器组的结构，并且，为了对应于多种用途，搭载了可按种类改变组合的功能，以使能够自由设计具有引导区段的存储器组的容量和其他存储器组的容量之比。
这里，可进行自由设计是指例如在四个实存储器组(容量比1∶3∶3∶1)的情况下，实现两组的虚拟存储器组(容量比1∶7、2∶6、4∶4)或者四组的虚拟存储器组(容量比1∶3∶3∶1)的多种虚拟存储器组的组合。然而，就虚拟存储器组的结构例来说，各个存储器组的形状不同，并且位线长度常发生偏差。
在一般的闪存存储器中，将存储单元晶体管中的小电流转换成电位，并通过与基准电位进行比较来进行读取，然而位线长时，针对被选择的位线的寄生电容也较大，从而电位转换变慢，因此就获得足以与基准电位进行比较的差电位来说，要花费时间。即，这意味着位线长度最长的虚拟存储器组组合中的数据读取成为最差的访问。
发明内容
本发明的目的是提供一种能够不拘于虚拟存储器组的结构来实现最佳读取速度的存储装置。
根据本发明的一个构思，可提供一种具有多个存储器组的存储装置。各存储器组具有用于存储数据的多个存储单元，和用于从多个存储单元读取数据的多个位线。多个存储器组的所有存储器组的位线等长。
由于所有存储器组的位线等长，所以可加快存储装置整体的访问速度。此外，由于能够不拘于作为实存储器组的组合的虚拟存储器组的形式来使所有虚拟存储器组的位线等长，所以总能够进行高速的读取。
图1是示出根据本发明实施方式的闪存存储器的实存储器组的结构例的图；图2是示出根据本实施方式的实存储器组内的分层区块结构例的图；图3A～图3D是示出四种闪存存储器的结构例的图；图4A和图4B是示出实存储器组结构例的图；图5A～图5D是示出本实施方式中的四种闪存存储器的结构例的图；图6A和图6B是示出本实施方式中的实存储器组结构例的图。
具体实施例方式
下面，参照附图来说明本发明实施方式的例子。本发明的保护范围不限于下面的实施方式，覆盖权利要求书记载的发明和其等同发明。
图1是示出根据本发明实施方式的闪存存储装置的实存储器组的结构例的图。实存储器组包括具有浮栅的多个存储单元m00、m01、m10、m11。存储单元m00～m11分别被配置在各个字线WL0、WL1和位线BL0、BL1的交叉位置，并存储数据。
存储单元晶体管m00，其控制栅连接在字线WL0上，漏极连接在位线BL0上，源极连接在接地电位上。存储单元晶体管m01，其控制栅连接在字线WL0上，漏极连接在位线BL1上，源极连接在接地电位上。存储单元晶体管m10，其控制栅连接在字线WL1上，漏极连接在位线BL0上，源极连接在接地电位上。存储单元晶体管m11，其控制栅连接在字线WL1上，漏极连接在位线BL1上，源极连接在接地电位上。
由字驱动器101根据地址来驱动字线WL0、WL1。位线BL0、BL1经由列选通器103与数据总线DB连接。列选通器103根据地址，将从多个位线等中选择的一个或多个位线连接到一个或多个数据总线DB上。通过字线WL0、WL1以及位线BL0、BL1的选择来选择存储单元m00～m11中的一个。从所选择的存储单元m00等中读取的数据经由位线BL0或者BL1被输出到数据总线DB上。一个或者多个读出放大器102对读取到一个或多个数据总线DB上的数据进行放大。
在删除状态下，存储单元晶体管m00等处于阈值低的状态(数据“1”)。在编程状态下，通过将字线WL0或WL1和位线BL0或BL1控制在正的高电位上，向浮栅内注入负电荷，从而将阈值电压设定得高。此状态即为数据“0”。此外，在进行删除时，通过将位线BL0或BL1开放(OPEN)，将字线WL0或WL1控制在接地电位上，以及将反馈偏压控制在正的高电位上，引出浮栅内的负电荷，从而将阈值电压设定得低。此状态即为数据“1”。在进行读取时，向字线WL0或WL1上施加两种阈值电压的中间电压，从而通过对应于阈值状态而在位线BL0或BL1上流动的电流的大小来读取存储数据。
图2是示出根据本实施方式的实存储器组内的分层区块结构例的图。主字驱动器201根据地址来控制主字线MWL(第三金属层)的电压，该主字线MWL与多个垂直区块BLK连接。读出放大器区块202对读取到数据总线DB上的数据进行放大。区域203中，多个垂直区块BLK沿水平方向排列。各垂直区块BLK在区域204中沿垂直方向排列了多个区段SEC。在区段SEC的中间部分配置了垂直字驱动器221和子驱动器222。在区段的右侧及左侧，配置了1/2选择电路211、213以及单元阵列212。
接着说明读取方法。就1/4选择电路231进行说明。四根栅极线g3与四个n沟道MOS晶体管m3的栅极连接。根据地址，四根栅极线g3中的一根变为高电平，从而只有与此对应的一个晶体管m3导通。由此公共数据总线DB被连接到位线(第二金属层)BL2上。即，选择四根栅极线g3中的一根。位线BL2可与存储单元mc1、mc2、mc3、mc4连接。通过该选择，选择多个存储单元中的四个存储单元mc1、mc2、mc3、mc4。
主字驱动器201根据地址选择一根主字线MWL，并将其设为高电平。n沟道MOS晶体管m5，其漏极与主字线MWL连接，源极与n沟道MOS晶体管m6的栅极连接，栅极与第二垂直字线v2连接。N沟道MOS晶体管m6，其漏极与第一垂直字线v1连接，源极与子字线(第二多晶硅层)SWL连接。使第二垂直字线v2为高电平，之后使第一垂直字线v1为高电平。由于主字线MWL为高电平，所以晶体管m5及m6导通，子字线SWL变为高电平。子字线SWL被连接到存储单元mc3及mc4的控制栅上。由此，从四个存储单元mc1、mc2、mc3、mc4之中选择存储单元mc3及mc4。此外，垂直字驱动器221及垂直区块选择电路232控制垂直字线v1及v2的电压。
1/2选择电路211具有n沟道MOS晶体管m1。晶体管m1，其栅极与栅极线g1连接，漏极与位线BL2连接，源极与存储单元晶体管mc2及mc4的漏极连接。存储单元晶体管mc1～mc4的源极连接在接地电位上。1/2选择电路213具有n沟道MOS晶体管m2。晶体管m2，其栅极与栅极线g2连接，漏极与位线BL2连接，源极与存储单元晶体管mc1及mc3的漏极连接。
根据地址，上述栅极线g1及g2中的某一根变为高电平。例如栅极线g1变为高电平，从而晶体管m1导通，晶体管m2截止。由此，位线BL2被连接到存储单元晶体管mc2及mc4上。由此进行1/2选择。与上述的1/4选择结合可进行1/8选择。
此外，如上所述，由于选择了子字线SWL，所以作为结果存储单元mc4被选择。在位线BL2及公共数据总线DB上有与存储单元mc4的阈值电压相应的电流流动。读出放大器区块202将该数据总线DB的电流转换成电压来放大，并将其作为读取数据向外部输出。
即，在如上述选择的配置于子字线SWL和位线BL2的交叉位置上的存储单元晶体管mc4上，如果阈值电压变为低状态(数据“1”)，则会有较大的电流流过位线BL2，如果阈值电压变为高状态(数据“0”)，则在位线BL2上几乎没有电流流过。位线BL2经由列选通器(1/2选择电路211、213以及1/4选择电路231的总称)与数据总线DB连接，进而与读出放大器区块202连接。流过位线BL2的电流在该读出放大器区块202被放大，从而进行存储数据的读取。
主字线MWL被多个垂直区块BLK共有，并在各垂直区块BLK中经由子驱动器222之后，在垂直区块BLK内驱动子字线SWL。因此，主字线MWL中的寄生电容包括与垂直区块BLK的级数对应的各子驱动器222中的结电容以及与布线长度对应的布线电容。此外，只要不改变在垂直区块BLK内被栅极连接的存储单元mc3等的个数，子字线SWL中的寄生电容就恒定。
同样地，位线BL2被多个区段SEC共有，并在各区段SEC中经由1/2选择电路211、213之后，被区段SEC内的存储单元mc1等共有。因此，位线BL2中的寄生电容包括与区段SEC的级数对应的各1/2选择电路211、213中的结电容以及与布线长度对应的布线电容。此外，只要不改变在区段SEC内被结连接的存储单元mc1等的个数，经由1/2选择电路211、213后的位线中的寄生电容就恒定。
一般来说，与主字线(第三金属布线)MWL相比，位线BL2(第二金属布线)的布线电容大。在进行读取时，由于存储单元mc1等的微小电流必须要流过位线BL2，所以若该位线BL2具有过剩的寄生电容，则很难发现电荷的移动，从这一点来说并不理想。因此，决定位线BL2的长度的区段SEC的级数不应取很多。
图3A～图3D是示出四种闪存存储器的结构例的图。四种闪存存储器均由四个实存储器组BNKA、BNKB、BNKC、BNKD构成。实存储器组BNKA及BNKD是整个存储器区域的1/8的存储容量。实存储器组BNKB及BNKC是整个存储器区域的3/8的存储容量。即，实存储器组BNKB及BNKC具有3倍于实存储器组BNKA及BNKD的存储容量。四个实存储器组BNKA～BNKD的存储容量比是1∶4∶4∶1。
图3A的闪存存储器具有两个虚拟存储器组VBNK1及VBNK2。虚拟存储器组VBNK1由一个实存储器组BNKA构成。虚拟存储器组VBNK2由三个实存储器组BNKB、BNKC、BNKD构成。虚拟存储器组VBNK1和虚拟存储器组VBNK2的存储容量比是1∶7。
图3B的闪存存储器具有两个虚拟存储器组VBNK1及VBNK2。虚拟存储器组VBNK1由两个实存储器组BNKA、BNKD构成。虚拟存储器组VBNK2由两个实存储器组BNKB、BNKC构成。虚拟存储器组VBNK1和虚拟存储器组VBNK2的存储容量比是2∶6。
图3C的闪存存储器具有两个虚拟存储器组VBNK1及VBNK2。虚拟存储器组VBNK1由两个实存储器组BNKA、BNKB构成。虚拟存储器组VBNK2由两个实存储器组BNKC、BNKD构成。虚拟存储器组VBNK1和虚拟存储器组VBNK2的存储容量比是4∶4。
图3D的闪存存储器具有四个虚拟存储器组BNKA～BNKD。即，实存储器组和虚拟存储器组相同。
图3A～图3C的闪存存储器是由两个虚拟存储器组构成的两组的存储器。图3D的闪存存储器是由四个虚拟存储器组构成的四组的存储器。
这里，实存储器组是指实际形成在存储器区域上的多个存储单元的集合，其至少包括字驱动器101、行选通器103以及存储单元阵列m00～m11，并由实存储器组的选择信号来选择，该选择信号是通过对存储器组选择地址进行译码而得的。即，多个实存储器组只能够从选择的一个实存储器组读取数据。
此外，虚拟存储器组是由一个或多个实存储器组形成的存储器组。是从安装存储器的系统一侧来看的虚拟的存储器组。一般来说，以该虚拟存储器组为单位进行编程或删除操作中的读取禁止的控制。即，在同一时期，可以一边在一个虚拟存储器组上进行编程操作，一边在其他虚拟存储器组上进行读取操作。
图4A是示出图3A～图3D中的实存储器组BNKA及BNKD的结构例的图。实存储器组BNKA及BNKD在将读出放大器区块401设置于下面的情况下，在其上面具有区段阵列402。区段阵列402沿位线延伸的方向(垂直方向)排列了两个区段SEC，沿字线延伸的方向(水平方向)排列了四个区段SEC，从而共有8个区段SEC0～SEC7。
图4B是示出图3A～图3D中的实存储器组BNKB及BNKC的结构例的图。实存储器组BNKB及BNKC在将读出放大器区块411设置于下面的情况下，在其上面具有区段阵列412。区段阵列412沿位线延伸的方向排列了六个区段SEC，沿字线延伸的方向排列了四个区段SEC，从而共有24个区段SEC0～SEC23。
这些区段SEC是编程以及删除操作的最小单位，可对每一个区段SEC或者同时对多个区段进行编程或者删除。图4A的区段阵列402的位线长度403为两个区段长度。图4B的区段阵列412的位线长度413为六个区段长度。即，区段阵列402及区段阵列412的位线中的寄生电容之比具有1∶3的差。在此情况下，作为闪存存储器的访问速度来说，位线长度最长的图4B的存储器组结构中的数据读取速度成为最差访问，由此整体的访问速度变慢。
图5A～图5D是示出本实施方式中的四种闪存存储器的结构例的图。图5A～图5D的闪存存储器分别是使图3A～图3D的闪存存储器的位线长度等长的存储器，就实存储器组和虚拟存储器组的关系来说，两者相同。即，在图3A～图3D中，位线延伸方向(垂直方向)上的实存储器组BNKA、BNKD的长度和实存储器组BNKB、BNKC的长度不同。在图5A～图5D中，位线延伸方向(垂直方向)上的实存储器组的长度，就所有的实存储器组BNKA～BNKD来说均相同。
图5A中，两个虚拟存储器组VBNK1及VBNK2的存储容量之比是1∶7。图5B中，两个虚拟存储器组VBNK1及VBNK2的存储容量之比是2∶6。图5C中，两个虚拟存储器组VBNK1及VBNK2的存储容量之比是4∶4。图5D中，四个虚拟存储器组BNKA～BNKD的存储容量之比是1∶4∶4∶1。
图6A是示出图5A～图5D的实存储器组BNKA及BNKD的结构例的图。实存储器组BNKA及BNKD在将读出放大器区块601设置在下面的情况下，在其上面具有区段阵列602。区段阵列602沿位线延伸的方向(垂直方向)排列了四个区段SEC，沿字线延伸的方向(水平方向)排列了两个区段SEC，从而共有8个区段SEC0～SEC7。
图6B是示出图5A～图5D的实存储器组BNKB及BNKC的结构例的图。实存储器组BNKB及BNKC在将读出放大器区块611设置在下面的情况下，在其上面具有区段阵列612。区段阵列612沿位线延伸的方向排列了四个区段SEC，沿字线延伸的方向排列了六个区段SEC，从而共有24个区段SEC0～SEC23。
图6A的区段阵列602的位线长度603为四个区段长度。图6B的区段阵列612的位线长度613为四个区段长度。即，区段阵列602及区段阵列612的位线中的寄生电容之比相同。因此，图6A的实存储器组的访问速度和图6B的实存储器组的访问速度相同。由此，闪存存储器整体的访问速度变快。
在具有图4A及图4B的实存储器组的闪存存储器中，最差访问速度是与图4B的六个区段长度的位线长度413相当的访问速度。与此相对，在具有图6A及图6B的实存储器组的闪存存储器中，最差访问速度是与图6A及图6B的四个区段长度的位线长度603、613相当的访问速度，从而变快了。
此外，图6A的实存储器组的字线长度为两个区段长度，图6B的实存储器组的字线长度为六个区段长度，因此各字线中的寄生电容之比为1∶3。
如上所述，根据本实施例，存储装置具有多个存储器组，并且多个存储器组的所有存储器组的位线等长。这里，在所有实存储器组的位线等长的同时，所有虚拟存储器组的位线也等长。在多个存储器组的所有存储器组中，在位线上连接了相同数目的存储单元，并沿位线延伸的方向排列了相同数目的区段。区段具有多个存储单元，是数据删除单位。例如，如图6A的实存储器组BNKA及BNKD和图6B的实存储器组BNKB及BNKC那样，闪存存储器至少具有两种以上不同存储容量的实存储器组。
根据本实施方式，由于所有存储器组的位线等长，所以可加快存储装置整体的访问速度。此外，如图5A～图5D所示，由于能够不拘于作为实存储器组的组合的虚拟存储器组的形式来使所有虚拟存储器组的位线等长，所以总能够进行高速的读取。
此外，在上面以闪存存储器作为例子进行了说明，但不限于此，也可以是其他的存储器。存储单元既可以是非挥发性存储单元，也可以是挥发性存储单元，但优选非挥发性存储单元。
上述实施方式仅仅示出了适于实施本发明的具体例子，不能根据这些来限定地解释本发明的技术范围。即，本发明在不脱离其技术构思、或者其主要特征的范围内能够以各种形式实施。
工业实用性由于所有存储器组的位线等长，所以可加快存储装置整体的访问速度。此外，由于能够不拘于作为实存储器组的组合的虚拟存储器组的形式来使所有虚拟存储器组的位线等长，所以总能够进行高速的读取。
权利要求
1.一种存储装置，具有多个存储器组，其中所述各存储器组具有用于存储数据的多个存储单元和用于从所述多个存储单元读取数据的多个位线，所述多个存储器组的所有存储器组的位线等长。
2.如权利要求1所述的存储装置，其中所述多个存储器组只能够从被选择的一个存储器组中读取数据。
3.如权利要求1所述的存储装置，其中所述存储器组是实存储器组。
4.如权利要求1所述的存储装置，其中所述存储器组是虚拟存储器组。
5.如权利要求3所述的存储装置，其中所述各实存储器组还具有用于选择所述各存储单元的字线。
6.如权利要求5所述的存储装置，其中所述各实存储器组还具有用于向所述字线施加电压的字驱动器。
7.如权利要求6所述的存储装置，其中所述各实存储器组还具有选择电路，该选择电路用于将从所述多个位线中选择的一个或多个位线连接到一个或多个数据总线上。
8.如权利要求7所述的存储装置，其中所述各实存储器组还具有一个或多个读出放大器，所述一个或多个读出放大器用于放大读取到所述一个或多个数据总线上的数据。
9.如权利要求1所述的存储装置，其中在所述多个存储器组的所有存储器组中，在所述位线上连接了相同数目的存储单元。
10.如权利要求9所述的存储装置，其中在所述多个存储器组的所有存储器组中，沿所述位线延伸的方向排列了相同数目的区段。
11.如权利要求10所述的存储装置，其中所述区段具有多个存储单元，并且是数据删除单位。
12.如权利要求11所述的存储装置，其中所述多个存储器组只能够从被选择的一个存储器组中读取数据。
13.如权利要求12所述的存储装置，其中所述存储器组是实存储器组。
14.如权利要求13所述的存储装置，其中所述各实存储器组还具有用于选择所述各存储单元的字线。
15.如权利要求14所述的存储装置，其中所述各实存储器组还具有用于向所述字线施加电压的字驱动器。
16.如权利要求15所述的存储装置，其中所述各实存储器组还具有选择电路，该选择电路用于将从所述多个位线中选择的一个或多个位线连接到一个或多个数据总线上。
17.如权利要求16所述的存储装置，其中所述各实存储器组还具有一个或多个读出放大器，所述一个或多个读出放大器用于放大读取到所述一个或多个数据总线上的数据。
18.如权利要求1所述的存储装置，其中所述存储单元是非挥发性存储单元。
19.如权利要求3所述的存储装置，其中所述多个存储器组至少是两种以上具有不同存储容量的存储器组。
20.如权利要求19所述的存储装置，其中所述实存储器组是四个实存储器组。
21.如权利要求20所述的存储装置，其中所述四个实存储器组的存储容量比是1∶3∶3∶1。
22.一种存储装置，具有多个存储器组，其中所述各存储器组具有用于存储数据的多个存储单元和用于从所述多个存储单元读取数据的多个位线，在所述多个存储器组的所有存储器组中，沿所述位线延伸方向连接了相同数目的存储单元。
23.如权利要求22所述的存储装置，其中在所述多个存储器组的所有存储器组中，沿所述位线延伸方向排列了相同数目的区段，所述各区段具有多个存储单元，并且是数据删除单位。
24.如权利要求22所述的存储装置，其中所述多个存储器组的所有存储器组的位线等长。
全文摘要
存储装置具有多个存储器组(BNKA、BNKB、BNKC、BNKD)，各存储器组具有用于存储数据的多个存储单元和用于从所述多个存储单元读取数据的多个位线。多个存储器组的所有存储器组的位线等长。
文档编号G11C16/24GK1689117SQ0382418
公开日2005年10月26日 申请日期2003年3月11日 优先权日2003年3月11日
发明者谷口畅孝, 畠山淳, 池田稔美, 菊竹阳, 川畑邦范, 竹内淳 申请人:富士通株式会社