专利名称：半导体存储装置的制作方法
技术领域：
本发明一般性地涉及半导体存储装置，详细地说，涉及为保持存储数据而执行刷新操作的半导体存储装置。
背景技术：
在搭载于移动设备上的半导体存储装置中，尤其对低功耗要求很高。
在向存储电容器存储数据的DRAM中，为了保持单元中的存储信息，执行时常重写操作(刷新操作)，该操作是依次启动字选线来读出单元数据，并通过读出放大器放大数据电压，然后将放大了的数据再次写入单元中。由于在待机期间也执行所述刷新操作，所以为了削减待机电流，需要削减刷新时消耗的电流。
作为削减有关刷新操作的消耗电流的方式，不是采用由计数器电路依次生成刷新地址的结构，而是与字线选择译码器一一对应地设置字线选择移位寄存器电路，从而通过字线选择移位寄存器电路的输出来直接确定字线选择译码器的结构。在该结构中，由于不需要对遍布半导体芯片内部的地址线反复进行充放电，所以能够削减相关充放电电流。
图1是一般的DRAM的结构例的示意图。
图1的DRAM 10包括地址·命令输入部11、用于数据输入输出的I/O部12、单元阵列部13-1和13-2、选择字线的字译码器组14-1和14-2、当在单元阵列部和I/O之间传送数据时放大数据信号的放大器15、以及进行列方向上的数据选择的Y译码器16。单元阵列部13-1和13-2被分为多个单元阵列23。针对每个单元阵列23，设有读出放大器部(S/A)22和子字译码器(SWD)21，其中，读出放大器部(S/A)22用于放大出现在位线上的单元数据的微小电位差，所述子字译码器(SWD)21用于选择激活字线。
根据输入地址和命令来选择字线和列线，并对配置于其交点上的单元进行数据的读写。当进行读写时，向I/O部12的输入数据被放大器15和读出放大器12放大后，被存入所选择的单元中。此外，当进行读出时，将从所选择的单元中读出的数据通过读出放大器12和放大器15放大之后，经由I/O部12向外部输出。
当进行刷新操作时，根据需要刷新的地址来选择字线，并读出与选择字线连接的单元的数据，并在用读出放大器对数据电位进行放大之后，再次存入单元中。
图2是用于刷新操作的字线选择移位寄存器和字线选择译码器之间的连接关系示意图。
如图2所示，针对与一根主字线MWL对应的一个字译码器30，设有一个字线选择移位寄存器(S/R)31。对应于图1示出了与左侧的单元阵列部13-1对应的左侧的字译码器组14-1，和与右侧的单元阵列部13-2对应的右侧的字译码器组14-2。将控制信号cntl提供给每个字线选择移位寄存器31。响应于每个控制信号cntl的各个脉冲，将例如“1”的移位数据依次从某一字线选择移位寄存器31传递到下一个字线选择移位寄存器31中。对应于存储所述移位数据“1”的字线选择移位寄存器31，字译码器30选择激活对应的主字线MWL。
移位数据在左侧的字译码器组14-1和右侧的字译码器组14-2之间经由信号线14来回传递。
在图2的传统方式中，没有设置用来判断哪一字线选择移位寄存器31处于选择状态的装置。因此，字线选择移位寄存器31的移位数据从左侧向右侧传递、或者从右侧向左侧传递而返回的时刻也不清楚，从而无法识别在左侧的单元阵列部13-1和右侧的单元阵列部13-2之间目前哪一个是刷新对象。为此，构成了将控制信号cntl时常提供给左右的字译码器组14-1和14-2双方的结构，而不是有选择地提供给左右的字译码器组14-1和14-2中的一个。由此，产生了不必要的电流消耗。
专利文献1日本专利文献特开2000-311487号公报。
发明内容
本发明的目的是在具有由移位寄存器选择刷新对象的字线的结构的半导体存储装置中，削减消耗电流。
此外，本发明的更具体的目的是在半导体存储装置中，削减不是刷新对象的字译码器组中的电流消耗，其中所述半导体存储装置具有针对多个字译码器组由移位寄存器选择刷新对象的字线的结构。
根据本发明的半导体存储装置的特征是，其包括被排列成多列的多个字译码器；多个字线选择移位寄存器，为了指示刷新对象的字线而与多个字译码器分别对应地设置；以及移位控制信号生成电路，提供用于指示多个字线选择移位寄存器的移位操作时刻的移位控制信号；其中，移位控制信号生成电路在多列中只向作为当前刷新对象的列提供移位控制信号。
在上述半导体存储装置中，通过将移位控制信号只提供给字译码器列中的被选择的一个，可避免非选择的字译码器列(译码器组)中的无用的电流消耗。
图1是一般的DRAM的结构例的示意图；图2是用于刷新操作的字线选择移位寄存器和字线选择译码器之间的连接关系示意图；图3是本发明移位寄存器控制电路的第一实施例的结构示意图；图4是移位寄存器的电路结构的一个例子的示意图；图5是左右阵列选择电路的电路结构的一个例子的示意图；图6是移位控制信号生成电路的电路结构的一个例子的示意图；图7是分级结构的字线选择移位寄存器和字译码器的示意图；图8是示出图7的分级结构的字线选择移位寄存器的操作的时序图；图9是字线选择移位寄存器的电路结构的一个例子的示意图；图10是字译码器的电路结构的一个例子的示意图；图11是本发明移位寄存器控制电路的第二实施例的结构示意图；图12是本发明移位寄存器控制电路的第三实施例的结构示意图；图13是本发明移位寄存器控制电路的第四实施例的结构示意图；
图14是本发明移位寄存器控制电路的第五实施例的结构示意图；图15是左右阵列选择电路的电路结构的一个例子的示意图；图16是示出移位控制信号生成电路的电路结构的电路图；图17是示出第五实施例的情况下的图7的分级结构的字线选择移位寄存器的操作的时序图；图18是本发明移位寄存器控制电路的第六实施例的结构示意图；图19是本发明移位寄存器控制电路的第七实施例的结构示意图；图20是示出信号选择电路的电路结构的一个例子的电路图。
具体实施例方式
下面，参照附图来详细说明本发明的实施例。
图3是本发明移位寄存器控制电路的第一实施例的结构示意图。
图3的移位寄存器控制电路包括移位寄存器(S/R)40、左右阵列选择电路41、移位控制信号生成电路42、以及移位控制信号生成电路43。移位控制信号生成电路42和43分别生成移位控制信号clk_l和clk_r，并提供给字译码器组14-1和14-2。在图1和图2中示出了字译码器组14-1和14-2。移位控制信号clk_l作为图2所示的控制信号cntl而被提供给与左侧的单元阵列部13-1对应的字译码器组14-1。并且，移位控制信号clk_r作为图2所示的控制信号cntl而被提供给与右侧的单元阵列部13-2对应的字译码器组14-2。
在图3中，移位寄存器40与用于在刷新操作时确定字线选择译码器的字线选择移位寄存器(例如，图2的字线选择移位寄存器31)不同，是被设置为用来指示哪一字线选择移位寄存器处于选择状态的监视目的的移位寄存器。基于来自所述移位寄存器40的输出，左右阵列选择电路41生成表示左右哪一单元阵列部处于选择状态的信号reflz和refrz。基于所述信号reflz和refrz，移位控制信号生成电路42和43生成提供给左侧的字译码器组14-1的移位控制信号clk_l和提供给右侧的字译码器组14-2的移位控制信号clk_r。
图4是移位寄存器40的电路结构的一个例子的示意图。
图4的移位寄存器40包括2n个移位寄存器(S/R)50-1至50-2n。移位寄存器50-1至50-2n接收时钟信号clk，并同步于时钟信号clk将“1”的位传递到下一级的移位寄存器中。所述时钟信号clk是刷新时请求移位的脉冲信号。即，时钟信号clk的一个周期与刷新请求周期的一个周期相对应。
将第一个移位寄存器50-1的输出设为r2，将第n个移位寄存器50-n的输出设为11，将第n+1移位寄存器50-n+1的输出设为12，将第2n个移位寄存器50-2n的输出设为r1。这些信号r1、r2、l1及l2被提供给左右阵列选择电路41。
图5是左右阵列选择电路41的电路结构的一个例子的示意图。
左右阵列选择电路41包括NOR电路51至56以及反相器57至62。例如当“1”的位被保持在第n-1个的移位寄存器50-n-1中时，表示左侧的字译码器组14-1的信号reflz为HIGH(高)，表示右侧的字译码器组14-2的信号refrz为LOW(低)。若“1”的位被传递到第n个的移位寄存器50-n中，则信号11变为HIGH。响应于此，由NOR电路53和54构成的触发器的输出从HIGH变为LOW，从而表示右侧的信号refrz从LOW变为HIGH。在其下一个时刻，若“1”的位被传递到第n+1个移位寄存器50-n+1中，则信号12变为HIGH。响应于此，由NOR电路51和52构成的触发器的输出从LOW变为HIGH，从而表示左侧的信号reflz从HIGH变为LOW。
当如上述从左侧的字译码器组14-1向右侧的字译码器组14-2移动时，首先表示右侧的信号refrz从LOW变为HIGH，然后在下一个时钟周期，表示左侧的信号reflz从HIGH变为LOW。这在从右侧的字译码器组14-2向左侧的字译码器组14-1移动的情况也一样，首先表示左侧的信号reflz从LOW变为HIGH，然后在下一个时钟周期，表示右侧的信号refrz从HIGH变为LOW。
图6是移位控制信号生成电路42的电路结构的一个例子的示意图。
图6的移位控制信号生成电路42包括NAND电路71和反相器72。这样，移位控制信号生成电路42是单纯的AND门，从而只在表示左侧的信号reflz为HIGH时，将时钟信号clk作为移位控制信号clk_l输出。移位控制信号生成电路43也具有与图6相同的结构，从而只在表示右侧的信号refrz为HIGH时，将时钟信号clk作为移位控制信号clk_r输出。
其结果是，只在选择了左侧的字译码器组14-1时，作为时钟信号提供左侧的移位控制信号clk_l，并只在选择了右侧的字译码器组14-2时，作为时钟信号提供右侧的移位控制信号clk_r。从而，只向左右字译码器组14-1和14-2中的一侧有选择地提供控制信号cntl，由此可避免非选择的译码器组中的无用的电流消耗。
其中，如对图5的左右阵列选择电路41进行的说明，当选择位置在左侧和右侧间移动时，表示左侧的信号reflz和表示右侧的信号refrz在进行切换时只相互重叠一个时钟周期的期间。即，在一个时钟周期期间，两个信号同时为HIGH。从而在进行切换时，左侧的移位控制信号clk_l和右侧的移位控制信号clk_r分别同时生成一个时钟脉冲。由此，字线选择移位寄存器的移位数据“1”在左侧和右侧之间被顺利地交换。
设置于字译码器组14-1和字译码器组14-2中的字线选择移位寄存器31也可以是被分割为多个区块的分级结构。
图7是分级结构的字线选择移位寄存器和字译码器的示意图。
图7示出了字译码器81、字线选择移位寄存器(S/R)82、刷新控制信号生成电路83、以及刷新区块锁存器84。多个字译码器81被分成多个区块，并在每个区块设置一个刷新控制信号生成电路83和一个刷新区块锁存器84。移位控制信号clk_l被提供给与左侧的字译码器列对应的刷新控制信号生成电路83，移位控制信号clk_r被提供给与右侧的字译码器列对应的刷新控制信号生成电路83。
刷新区块锁存器84通过从前级区块的最终的字线选择移位寄存器82接收并保持“1”来表示该块区为选择对象。在该块区为选择对象的期间，刷新区块锁存器84的输出为1，并且所述1被提供给刷新控制信号生成电路83。在刷新区块锁存器84的输出为“1”的期间(即，该区块被选择的期间)，刷新控制信号生成电路83基于移位控制信号clk_l(或者clk_r)生成移位控制信号six和siz(i表示区块的整数)。同步于所述移位控制信号，“1”的数据在由多个字线选择移位寄存器82构成的一连串的寄存器列的内部进行移位。
图8是示出图7的分级结构的字线选择移位寄存器的操作的时序图。
如图8所示，基于时钟信号clk，由移位寄存器40、左右阵列选择电路41、以及移位控制信号生成电路42和43生成的移位控制信号clk_l和clk_r(参见图3)根据左右阵列的选择状态只有某一方处于工作状态。此外，如上所述，移位控制信号clk_l和clk_r在进行切换时以重复一个时钟脉冲的方式生成。
由刷新区块锁存器84生成的信号rbi(i表示区块的整数)是在该区块处于选择状态时变为HIGH的信号。如图8所示，对应于信号rb3为HIGH的期间(第三区块为选择状态的期间)，被提供给第三区块的字线选择移位寄存器82的移位控制信号s3z(以及s3x)处于工作状态。此外，对应于信号rb4为HIGH的期间(第四区块为选择状态的期间)，被提供给第四区块的字线选择移位寄存器82的移位控制信号s4z(以及s4x)处于工作状态。如图8所示，前级区块的移位控制信号(例如s3z)和后级区块的移位控制信号(例如s4z)在进行切换时以重复一个时钟脉冲的方式生成。这样，不仅在左右之间进行切换时，而且在区块之间进行切换时也重复一个时钟脉冲来构成。
其中，在图8的下部所示的信号r1、r2、11及12是从移位寄存器40提供给左右阵列选择电路41的信号(参见图4及图5)。
图9是字线选择移位寄存器82(或者字线选择移位寄存器31)的电路结构的一个例子的示意图。
图9的字线选择移位寄存器82包括PMOS晶体管91至97、NMOS晶体管98至104、以及传输门105和106。传输门通过PMOS晶体管和NMOS晶体管的并联连接而构成。PMOS晶体管92和93以及NMOS晶体管101和102构成第一锁存器。此外，PMOS晶体管96和97以及NMOS晶体管103和104构成第二锁存器。
响应于从刷新控制信号生成电路83提供来的移位控制信号six和siz(i表示区块的整数)，传输门105和106被开闭。在传输门105打开的状态下，输入数据in被存储到第一锁存器中。若传输门105被关闭而传输门106被打开，则第一锁存器的数据被传送给第二锁存器，并被存储在第二锁存器中。被存储在所述第二锁存器中的数据从传输门106此后关闭开始一直被保持到在下一个周期再次打开为止。
这样就构成了将数据保持一个时钟周期的寄存器。
图10是字译码器81(或者字译码器30)的电路结构的一个例子的示意图。
图10的字译码器包括NMOS晶体管111至121，以及PMOS晶体管122至125。刷新操作时，选择信号sel被设定为LOW。其结果是NMOS晶体管114截止，NMOS晶体管116导通。字线选择移位寄存器的输出被提供给端子A。若通过字线选择移位寄存器选择该字译码器，则端子A变为HIGH，从而NMOS晶体管115导通。由此，节点B变为LOW，从而主字线MWL变为选择状态(LOW)。
在依次对每个字线执行刷新操作当中，若从装置外部请求访问，则选择信号sel被设定为HIGH。此时，根据从外部提供来的地址信息，与指定地址对应的主字线MWL成选择状态。在图10的情况下，当地址信号Add-a至Add-c全为HIGH时，节点B为LOW，从而主字线MWL变为选择状态(LOW)。
图11是本发明移位寄存器控制电路的第二实施例的结构示意图。在图11中，对于与图3相同的结构要素标注相同的标号，并省略其说明。
图11的结构是用计数器&译码器40A置换图3结构中的移位寄存器40而构成的。计数器&译码器40A包括同步于时钟信号clk而进行累加(递减)的计数器和对其计数值进行译码的译码器。由此，可提供与移位寄存器40相同的功能。并且作为此时的译码输出，只输出与图4的信号r1、r2、l1及l2相对应的计数器译码值就可以。因此，可用小规模的电路来构成译码器。
图12是本发明移位寄存器控制电路的第三实施例的结构示意图。在图12中，对于与图3相同的结构要素标注相同的标号，并省略其说明。
在图12的结构中，不是使用第一实施例的移位寄存器40或第二实施例的计数器&译码器40A，而是利用配置于字译码器组14-1及14-2中的字线选择移位寄存器82的输出来判断左右哪一阵列处于选择状态。具体地说，将从左侧向右侧返回的部分的字线选择移位寄存器82的输出设为r1，将从右侧向左侧返回的部分的字线选择移位寄存器82的输出设为l1。并且将从左侧向右侧返回的部分的下一级字线选择移位寄存器82的输出设为r2，将从右侧向左侧返回的部分的下一级字线选择移位寄存器82的输出设为l2。
具体地说，例如在图7中将字线选择移位寄存器82的输出po20n设为信号r1，将字线选择移位寄存器82的输出po300设为信号r2。
由此，可获得与图4所示的信号相同的信号r1、r2、l1及l2。通过上述从字译码器组14-1及14-2获得的信号r1、r2、l1及l2被提供给左右阵列选择电路41。左右阵列选择电路41以及移位控制信号生成电路42和43的操作与上述的第一实施例的情况相同。
此外，就信号r1和r2来说，由于需要通过长距离配线来传送信号，因此设置了缓冲器131至134。
图13是本发明移位寄存器控制电路的第四实施例的结构示意图。在图13中，对于与图3相同的结构要素标注相同的标号，并省略其说明。
在图12的第三实施例中，引出位于紧随返回部分其后的字线选择移位寄存器82的输出来使用。即，例如在图7中需要引出位于紧随返回部分其后的字线选择移位寄存器82的输出po300。在这种结构中，需要从密集地并列配置在字译码器组内的字线选择移位寄存器引出信号，因此难以保证引出用的配线的空间。
图13的第四实施例不是从位于紧随返回部分其后的字线选择移位寄存器引出信号，而是获得位于紧随返回部分其后的字译码器区块的最后级的字线选择移位寄存器的输出信号。即，例如在图7中，不是引出位于紧随返回部分其后的字线选择移位寄存器82的输出po300，而是获得位于紧随返回部分其后的字译码器区块的最后级的字线选择移位寄存器82的输出信号po30n。由于字译码器区块之间空间富余，因此在这种结构的情况下，可容易保证配用线的空间。
此外，在第一至第三实施例中，左右阵列选择信号41的输出信号reflz和refrz是在左右切换时重复一个时钟周期的信号，但在第四实施例中，左右阵列选择信号41的输出信号reflz和refrz成为在左右切换时重复一个区块的信号。即，例如如果与一个区块相当的字线选择移位寄存器82的个数为k，则就是在k时钟周期期间重复的信号。由此，虽然若干削减电流的效果变小，但在细小分块时，仅有可忽视程度的影响。
图14是本发明移位寄存器控制电路的第五实施例的结构示意图。在图14中，对于与图3相同的结构要素标注相同的标号，并省略其说明。
在第五实施例中，将从字线选择移位寄存器的信号引出只作为返回部分的信号r1和l1。此外，代替第一至第四实施例的左右阵列选择电路41，设置了左右阵列选择电路41A，并向该左右阵列选择电路41A提供信号r1和l1。并且，代替第一至第四实施例的移位控制信号生成电路42和43，设置了移位控制信号生成电路42A和43A。
图15是左右阵列选择电路41A的电路结构的一个例子的示意图。
如图15所示，左右阵列选择电路41A包括NOR电路141和142，以及反相器143和144。每当表示左右折返的信号r1或者l1变为HIGH时，由NOR电路141和142构成的触发器的状态翻转，从而输出信号reflz和refrz成为表示左右哪一字译码器组处于选择状态的信号。
图16是示出移位控制信号生成电路42A的电路结构的电路图。移位控制信号生成电路43A也具有相同的电路结构。
图16的移位控制信号生成电路42A包括反相器151至157、带门控功能的反相器158和159、传输门160和161、NOR电路162、以及AND电路163。由反相器154和带门控功能的反相器158构成第一锁存器，由反相器155和带门控功能的反相器159构成第二锁存器。当信号reflz为HIGH时，与NOR电路162的输出的翻转相应的节点N被固定为HIGH，从而输入时钟信号clk直接被输出为移位控制信号clk_l。之后虽然信号reflz变为LOW，但由于上述第二锁存器的输出停留在HIGH上，所以节点N保持HIGH不变。之后，信号reflz向LOW的变化在第一锁存器和第二锁存器中传播，从而在一个时钟周期后节点N变为LOW。通过节点N变为LOW，移位控制信号clk_l变为非工作状态(LOW固定)。
这样，移位控制信号生成电路42A和43A具有期间延长功能，即，在选择状态的左右切换之后仍将移位控制信号的生成期间延长刷新请求周期的一个周期。
图17是示出第五实施例的情况下的图7的分级结构的字线选择移位寄存器的操作的时序图。在图17所示的各个信号中，只有附图下面所示的信号refrz、reflz、N(R)及N(L)与图8所示的各个信号不同。
如用图15进行的说明，信号refrz和reflz是表示左右哪一字译码器组处于选择状态的信号。N(L)和N(R)分别是移位控制信号生成电路42A的节点N(参见图16)的信号和移位控制信号生成电路43A的节点N的信号。如用图16进行的说明，信号N(L)和N(R)是终止时间分别比信号reflz和refrz延长了一个周期的信号。由此，移位控制信号clk_l和clk_r就成为左右切换时重复一个时钟而生成的信号。
图18是本发明移位寄存器控制电路的第六实施例的结构示意图。在图18中，对于与图3相同的结构要素标注相同的标号，并省略其说明。
第六实施例是有关作为监视用的移位寄存器电路而使用了规模小的移位寄存器电路的结构的实施例。在图18所示的第六实施例中，代替图3的2n位的移位寄存器40而具有移位寄存器(S/R)40B、计数器171-1至171-N、以及信号选择电路172。移位寄存器40B是将字线选择移位寄存器的一列的数设为n时的n/N位的移位寄存器(即，n/N级的移位寄存器电路)。此外，计数器171-1至171-N被设置了N个。
在监视用的移位寄存器40B中，每当“1”被移位到最后级(第n/N个)时，计数器171-1至171-N只累加一个计数值。从监视用的移位寄存器40B引出第一级的输出和第n级的输出，并将这些分别作为po00和po-n向信号选择电路172输入。此外，也从计数器171-1至171-N将各计数器的进位(carry up)信号分别作为Flagl、Flag2、…、FlagN向信号选择电路172输入。信号选择电路172取这些输入信号的逻辑，从而生成信号r1、r2、l1及l2并输出。
图19是本发明移位寄存器控制电路的第七实施例的结构示意图。在图19中，对于与图18相同的结构要素标注相同的标号，并省略其说明。
图19的结构是用计数器&译码器40A置换移位寄存器40B而构成的。计数器&译码器40A包括同步于时钟信号clk进行累加(递减)的计数器和对其计数值进行译码的译码器。由此，可提供与移位寄存器40B相同的功能。并且作为此时的译码输出，只输出与信号r1、r2、l1及l2对应的计数器译码值就可以。因此，可用小规模的电路来构成译码器。
图20是示出信号选择电路172的电路结构的一个例子的电路图。
图20的信号选择电路172是N为2时的例子，其包括AND电路181至184、NAND电路185至188、以及反相器189和190。用AND电路181至184以及反相器189和190对第一级的计数器电路171-1的输出F1(在图18和图19中表示为Flag1)和第二级的计数器电路171-2的输出F2(在图18和图19中表示为Flag2)进行译码，由此来判断移位寄存器40B或者40C在进行第几周期的操作。并基于其结果来有选择地输出第一级的输出和第n级的输出、即po00及po-n，从而作为表示在字线选择移位寄存器列之间发生了切换了的信号以及表示在切换之后前进了一级的信号，可生成r1、r2、l1及l2。
以上，基于实施例说明了本发明，但本发明不限于上述实施例，其可在权利要求书记载的范围内进行各种变形。
例如，在上述实施例中说明了字译码器组为两列，但即使是在设置三列或其以上的列的情况下，通过与上述实施例的情况一样地生成移位控制信号，也可以使非选择的列中的移位控制信号成为非工作状态，从而削减无用的功耗。
权利要求
1.一种半导体存储装置，其特征在于，包括被排列成多列的多个字译码器；多个字线选择移位寄存器，为了指示刷新对象的字线而与所述多个字译码器分别对应地设置；以及移位控制信号生成电路，提供用于指示所述多个字线选择移位寄存器的移位操作的时刻的移位控制信号；所述移位控制信号生成电路在所述多列中只向作为当前刷新对象的列提供所述移位控制信号。
2.如权利要求1所述的半导体存储装置，其特征在于，所述移位控制信号生成电路在刷新对象的列从所述多列中的第一列向第二列切换的时刻，暂时向所述第一列和所述第二列双方提供所述移位控制信号。
3.如权利要求1所述的半导体存储装置，其特征在于，还包括监视用的移位寄存器，所述监视用的移位寄存器与所述字线选择移位寄存器同步地进行移位操作，所述移位控制信号生成电路基于来自所述监视用的移位寄存器的信号来控制所述移位控制信号的提供目的地。
4.如权利要求1所述的半导体存储装置，其特征在于，还包括与所述字线选择移位寄存器同步地进行计数操作的计数器电路；和对所述计数器电路的输出进行译码的译码器电路，所述移位控制信号生成电路基于来自所述译码器电路的输出信号来控制所述移位控制信号的提供目的地。
5.如权利要求1所述的半导体存储装置，其特征在于，对于所述多列的各列，将与最后级的字译码器对应的字线选择移位寄存器的输出信号作为第一判定信号而取出，所述移位控制信号生成电路基于所述第一判定信号来控制所述移位控制信号的提供目的地。
6.如权利要求5所述的半导体存储装置，其特征在于，对于所述多列的各列，将与第预定数级的字译码器对应的字线选择移位寄存器的输出信号作为第二判定信号而取出，所述移位控制信号生成电路基于所述第一判定信号和第二判定信号来控制所述移位控制信号的提供目的地，从而在刷新对象的列从所述多列中的第一列向第二列切换的时刻，暂时向所述第一列和所述第二列双方提供所述移位控制信号。
7.如权利要求6所述的半导体存储装置，其特征在于，所述第预定数级的字译码器是各列的第一级字译码器。
8.如权利要求6所述的半导体存储装置，其特征在于，所述多个字译码器在所述多列的各列中被分组为多个区块，所述第预定数级的字译码器是各列的第一个区块的最后级的字译码器。
9.如权利要求1所述的半导体存储装置，其特征在于，所述字译码器接收所述字线选择移位寄存器的输出、地址信号以及选择信号，并在所述选择信号为第一电平时根据所述地址信号的译码结果来选择字线，而在所述选择信号为第二电平时根据所述字线选择移位寄存器的输出来选择所述字线。
10.如权利要求1所述的半导体存储装置，其特征在于，所述选择信号在所述半导体存储装置执行来自外部的访问操作时成为所述第一电平，在所述半导体存储装置执行刷新操作时成为所述第二电平。
全文摘要
一种半导体存储装置，其特征在于，包括被排列成多列的多个字译码器；多个字线选择移位寄存器，为了指示刷新对象的字线而与多个字译码器分别对应地设置；以及移位控制信号生成电路，提供用于指示多个字线选择移位寄存器的移位操作时刻的移位控制信号；所述移位控制信号生成电路在多列中只向作为当前刷新对象的列提供移位控制信号。
文档编号G11C11/406GK1689112SQ03823769
公开日2005年10月26日 申请日期2003年4月23日 优先权日2003年4月23日
发明者泷田雅人, 川畑邦范 申请人:富士通株式会社