专利名称：在存储器装置中恢复超擦比特的方法
技术领域：
本发明涉及半导体存储器装置，更具体地说，涉及一种在存储器装置中恢复超擦(overerased)比特的方法。
背景技术：
在传统的每单元单个比特的存储器装置中，存储器单元采取导通态或截止态这两个信息存储态中的一个状态。或为导通、或为截止，这样的组合定义了信息的一个比特。在双电平存储器的读出操作中，由于这单元只能具有两个不同的阈电压值，Vt，所以只需检测所针对的晶体管是否是通导的。而这一点通常是通过把流经偏置有预定的漏到源和栅到源电压的存储器晶体管的电流与在相同偏压条件下的流经参考晶体管的电流作比较，或者是直接通过电流模式的检测，或者是在电流到电压的转换之后通过电压模式检测而完成的。
在编程典型的每单元单一比特的瞬时存储器单元中，把高电位(诸如，比如约9-12伏)加到该单元的控制栅极，把源端接地，把漏端接上大约为5V的电压。这个操作可在阵列中通过有选择地把脉冲加到连接控制栅极的字线，并把偏压加到连接漏极的比特线来完成。这个作为编程瞬时存储器单元的热电子注入法在本领域中通常是熟知的。热电子注入被用于在浮置栅极中移动电荷，从而改变浮置栅极晶体管的阈电压。通过把高电压设置到控制栅极，这就产生电子在沟通中滚动，并把一些热电子注入到浮置栅极并改变浮置栅极的电位使其更负。所以，注入往往会饱和而浮置栅极晶体管的阈电压随之发生相同的趋向。通过在它的控制栅极上设置(例如，约4-6V)工作电压和在漏极上设置0.5-1V。就可读出即检测到存储器单元晶体管的状态。然后检测在源和漏之间流动的电流电平来决定该单元处于哪个存储状态。
对多电平存储器装置的编程和检测方案更为复杂，一般来说，需要2n-1个电压参考，此处n是存储于单元中的比特的数目。参考图9，示出具有对应于具有三个电压参考的四个存储电平的每单元两个比特的现有技术的多电平存储器单元的示例。由二进位数字11代表的第一存储电平12是处在该存储单元中没有电荷的状态。由二进位数字00代表在该存储单元中被全部充以电荷的存储电平124。(在本文及整个讨论中使用术语“无电荷 ”和“被全部充以电荷”，为了解释的目的，并不企图加以限制。例如，(11)态可具有少量的电荷，而(00)态可具有少于绝对最大电荷数的适量电荷数。)在未充电态(11)121和全部充电态(00)124之间中，是由二进位数字10来代表的第一中间电平122，在这状态中，该存储器单元具有少量的电荷，而由二进位数字01来代表的第二中间电平123，在这状态中，该存储器单元具有比10态多的电荷，但又不是被全部充电的。在存储器单元的各存储状态之间中所示出的阈电压(Vt)代表在存储单元状态之间跃迁所需的阈电压。如所讨论的，对具有四个存储电平的两比特的单元来说，有三个电压参考，111，112，113。例如，在2.5V阈电压处，存储态是在参考电平111处，此处，该单元的状态将从11态跃迁到10态。在电压阈值＝3.5V处，该存储器单元是在参考电平112处，此处，该单元的状态将从10态跃迁到01态。而在电压阈值＝4.5V处。该存储器单元是在参考电平113处，此外，该单元的状态将从01态跃迁到00态。在图9中所示的阈电压值仅是说明性的，而Vt的实际值将取决于存储器单元的结构。
在实现多电平非永久性存储器单元中的主要困难之一是能够精确地编程该单元，就是说，在该单元晶体管的浮置栅极上设置为获得恰好是阈电压的目标值所需的电荷数。在现有技术中，用于处理精确的电荷放置问题的常见方法是通过采用逐个单元地编程并验证的方法。在编程和验证方法中，把编程操作分为若干个单独的步骤，而在每次步骤之后检测该单元，确定是否获得该目标阈电压，如果不是这个情况，则继续编程。因为在编程期间各个单元被独立地控制，所以这技术能使整个字节乃至几个字节同时编程。该过程保证了达到具有由在有限编程步骤的使用中因有的量化所允许的精确度的目标Vt。但是，这个过程可以是很长的，并必须由在芯片上的逻辑电路系统所控制。
图10图示说明一种典型的编程和验证技术。如图10所示，存储器单元的编程是通过一编程和验证电压脉冲的交替序列来实现的。各编程脉冲的电压130相对于时间132递增化提高，直至达到所需的目标电压时为止。在整个编程过程中，验证脉冲的电压电平保持不变。例如，如图所示，在第一验证脉冲151之后，实现了第一编程脉冲141，然后是验证脉冲152。接着施加递增地提高的电位的编程脉冲142，继之以验证中53，继之以第三编程脉冲143，它的电压从前面的编程步骤已提高，继之以下一个验证脉冲154，等等，直至施加最后的编程电压147，以使该单元能达到所需存储状态的阈电压时为止。正如可在图10中看到的，图的形状如一阶梯，因此在本领域中，这编程方法一般被称为阶梯形栅电压斜台编程。这种阶梯方法在包括，例如，美国专利第5,043,940；5,268,870；5,293,560；和5,434,825号的多个专利中有描述。
瞬时存储器单元的电擦除通常是加到存储器阵列整个部分的综合操作。各部分具有它自己的内部源线和它自己的用于变换该线的电路系统。为完成擦除，在该单元的源极和浮动栅极之间提供高的电场，造成用富勒-诺特海姆(Fowler-Nordheim)隧道从该单元浮置栅极的负电荷抽取。一般来说，通过在浮置栅极上设置诸如-10V的高负电压，并在源极上设置诸如6V的正电压来完成擦除操作。
图11图示说明对多电平存储器装置的理想阈电压分布。对各存储电平的Vt分布是在典型的呈铃形的曲线之中，在单元分布曲线的中央处的目标Vt处具有最大数的单元，且单元数随着电压从目标Vt在两侧离开时而减少。对状态10，01，和00的单元分布曲线172，173，174来说，彼此是类似的，且对11态的曲线171，则彼此更加紧贴。这是因为对11态的曲线171来说是由擦除机制造成的，由于11态是被擦除的状态，而其它态10，01，00是由程序算法造成的。这Vt分布除了有一个擦除态和仅有一个编程态之外，对单一比特的存储器装置是类似的。
在擦除瞬时存储器单元中的诸问题之一是单元电流分布并不是一致的这个事实。由于在氧化物厚度，与晶片中心有关的模片位置，及其它的这种因素方面的变化，所以并不是每个存储器单元在相同的阈电压下擦除。所以，因为某些存储器单元比其它的擦除得快，因此成为擦除得较快的存储器单元可变得超擦。这是因为在瞬时存储器中的擦除机制不会通过它本身而停止；只要把擦除电压加到存储器单元，电子从浮置栅极不断地被移走，而擦除电压不会在适当的时候被停止。由于擦除操作在继续着，直至在这部分中的所有擦除的全部存储器单元已被擦除时为止，所以某些存储器单元将超擦。
图12图示说明了超擦比特的概念。单元分布曲线171代表理想的曲线，在该曲线中，目标阈电压186(或在该阈电压，大多数单元随着擦除操作而结束)是2V。不足擦除的阈电压185，即最大阈电压，在这电压上单元被看作为待擦除，被示出为2.5V。超擦阈电压184被示出为1.5V。如在上面解释的那样，当擦除存储器单元的大阵列时，要控制这单元分布是困难的。时常，分布曲线应是更如曲线181。如果是这样，在这阵列中，由于比其它存储器单元已被较快擦除的单元的结果，许多存储器单元183已被超擦。因为擦除机制在工作着，直至在阵列中的最后存储器被擦除到在不足擦除阈电压185的范围之外时为止，这些较快的单元183成为被超擦。
存储器单元的超擦并不合乎需要，且可以是故障的隐患原因，因为如果它含有被耗尽的单元，则当连接到被耗尽单元的相同比特线的所有单元将被读成一个“1”，而与该单元的实际存储信息无关，所以存储器阵列不能被正确地读出。
在现有技术中，已发展了各种软编程的技术来解决由恢复超擦比特引起的问题。例如，可在字线上加一诸如，比如1.5V的小的恒定电压，然后，可实行软编程的操作使低于1.5V的编程单元固定到擦除阈值。但是，提出的所有软编程技术都要消耗时间和电源，它们是不合需要的。其它用于恢复被超擦比特的技术包括产生分离的参考电流。因为它不用现成的参考单元，从而增加了复杂性和功耗，所以也是不合需要的。
本发明的目的是要在存储器单元中提供一种恢复被超擦比特的方法，这方法不需要软编程技术，和不需要产生分离的参考电流。
本发明还有一个目的是要在存储器单元中提供一种较快且耗去较少电源的恢复被超擦比特的方法。
发明内容
在存储器装置，尤其是在多电平存储器装置中，在该装置中，在内部产生一对参考电流来限定对应于被擦除，即‘11’态的电流窗口，通过恢复超擦比特的方法，已经获得了上面的目的。第一参考电流限定了该电流窗口的最高电流，而第二参考电流则限定了该电流窗口的最低电流。然后，决定在存储器阵列中，哪个存储器单元在它的浮置栅极上具有对应于大于第一参考电流的传导电流的适量电荷数。存储器单元的这个组处于超擦状态中。然后把多个交替的编程和验证脉冲加到超擦存储器单元组的每个组，以便把超擦单元编程到被擦除的状态。编程脉冲是处在与用于把存储器单元编程到其它存储状态(诸如“10”，“01”，“00”)一样的相同电压电平。所以，该方法采用现在的编程手段并用与其它存储态同样的方式编程“11”态。这导致快速且更精确的被超擦比特的恢复。该有助于节省电源和简化过程的方法还不需要软编程技术或产生分离的参考电流。
附图简述图1是本发明方法的流程图；
图2是对有关的参考，读出和验证的存储器单元传导电流电平ISD的图，带有在本发明中从参考电流电平产生的读出和验证电流电平；图3是用于被超擦和被擦除的存储器电平的存储器单元传导电流电平的图；图4是用于本发明方法中，产生参考电流电平的线路的示意线路图；图5是用于可任选地从单一参考存储器单元产生参考电流电平的图4的详细电路部分的示意线路图；图6是图示说明用于从所提供的参考电流产生读出和验证电流电平的，在图4中模拟电路块的部分的示意线路图；图7是更详细示出产生所提供参考电流的部分电流的模拟电路块一个元件的示意电路图，具有选择的余量值m，供根据图5方案的在产生读出和验证电流电平中后继使用；图8是示出电压对时间关系的曲线图，用于在本发明中使用的编程和验证脉冲步骤；图9表示如在现有技术中已知的、具有四个存储状态的两比特存储器单元；图10是示出如在现有技术中已知的、用于阶梯编程法的编程和验证脉冲步骤的电压对时间关系的曲线图；图11是如在现有技术中已知的、用于四个状态的存储器单元的阈电压分布图；图12是如在现有技术中已知的、用于被擦除态“11”的阈电压分布，在其中某些单元被超擦。
具体实施例方式
参考图1，在本发明方法中的第一个步骤301是产生一对参考电流来限定对应于存储器单元被全部擦除的这个状态的电流窗口。图2是示出用于四电平存储器单元阵列的参考，读出和验证电流电平。本发明并不限于四电平存储器单元阵列，并不仅可用于诸如具有8.16或其它数目的存储器单元状态的其它类型存储器单元阵列，而且还可用于单一比特的存储器单元，对各个存储状态提供四个参考电流电平IR中的一个。对四个存储状态“00”，“01”，“10”，和“11”的参考电流电平用IR00，IR01，IR10和IR11来标记。状态“11”一般对应于被全部擦除状态，状态“00”对应于全部已被编程的状态，而“01”和“10”则对应于中间状态。
被全部擦除的状态具有最少的电荷(基本上为零存储在非永久性存储器单元晶体管结构的浮动栅极上，并具有四个存储状态的最低阈电压和最大的传导电流。被全部编程的状态具有最多的电荷存储在该浮置栅极上，并具有四个状态的最高阈电压(通常大于在读出操作期间所加的栅电压)和最低传导电流(也许是零)。中间状态具有在被全部擦除状态和被全部编程状态的存储电荷数之间的存储电荷数，从而具有中间的阈电压和传导电流电平。
参考电流电平IR00，IR01，IR10和IR11由与离相邻状态的读出界限最远、有关态的中央处的已编程的参考存储器单元来设定。
对四状态存储器单元来说，在相邻态之间存在着三个读出界限。这些是读出电流电平IL，IM和IH(低，中和高)。IL是在相邻存储状态“00”和“01”之间的界限，IM是在相邻存储状态“01”和“10”之间的界限，而IH是在相邻存储状态“10”和“11”之间的界限。这些界限电平，在本发明中较佳地被定义为在相应的相邻状态之间的算术平均。
IL＝(0.50)IR00+(0.50)IR01；IM＝(0.50)IR01+(0.50)IR10；IH＝(0.50)I10+(0.50)IR11；因为余量并不需要精确的0.50，所以可采用稍许比那些较佳值高或低的读出电流电平。但是，基本上是50％的余量，即在约40％和60％之间，通常是合乎所需的。例如，如果采用45％的余量，则IL＝(0.50)IR00+(0.45)IR01等，因而读出电流将略低于具有精确的50％余量应该有的读出电流。(还有，对所有三个状态界限IL，IM，IH来说，并不需要是精确地相同的余量。)在典型的存储器单元读出操作时间，读出放大器和比较电路把一选定的存储器单元的传导电流与有关的读出界限电流电平相比较以确定存储器单元是处于四个状态中的那个状态。这个读出操作不是本发明的部分，而可采用通过由本发明提供的(n-1)界限电流电平的任何已知的方法来进行，以确定对一先定的多电平存储器单元的n个存储状态中的一个状态。
典型的编程操作包括一系列短的编程和验证步骤直至选定的存储器单元达到所需的编程状态时为止。余量值m被用来对各状态建立许可的电流值的窗口17。在窗口17之间的区域15是禁止作为最后编程状态的电流电平。禁止区15包括读出界限电平和考虑了在存储器单元条件下，诸如温度的操作变化的合适的余量。因此，在本发明中，上面和下面的窗口电平是用于编程验证操作的为最多的存储状态而建立的。对被全部擦除状态“11”来说，上面和下面的窗口电平仅是用于验证超擦的恢复。对被全部编程的状态“00”来说，因为没有过分编程的情况，所以不需要下面的窗口电平。因此，总共为7个验证电流电平，I11H，I11L，I10H，I10L，I01H，I01L和I00H来为四个存储状态定义。
I11H＝(1+m)IR11；I11L＝(1-m)IR11+(m)IR10；I10H＝(1-m)IR10+(m)IR11；I10L＝(1-m)IR10+(m)IR01；I01H＝(1-m)IR01+(m)IR10；I01L＝(1-m)IR01+(m)IR00；以及I00H＝(1-m)IR00+(m)IR01。
余量值m小于用来限定读出界限的余量(小于50％，即如果较佳的读出余量为50％被用于IL，IM和IH小于0.5，且典型地是在0.05和0.375之间。在0.10和0.25之间是较佳的。当希望有大的操作变化时，较小的余量值m(具有较小的许可编程窗口17和较大的禁止区15)是较佳的，而最经常约为0.25的值将是适当的。在本发明中为确定验证电平所用的模拟电路块的一较佳实施例允许0.125，0.25，或0.375中的任意值被选作为余量m。对不同的状态，这余量值可以是不同的。
有许多可能的方法来产生用于本发明的参考电流。在本发明的一实施例中，产生参考电流的步骤集中在为被全部擦除的状态“11”限定上面和下面的电流窗口电平。但是，用于产生参考电流的电路被用于限定存储器单元的所有状态，并参考图4-7在下面作详细的讨论。参考图3，产生第一参考电流I11H18来限定电流窗口12的最高电流，并产生第二参考电流I11L来限定电流窗口12的最低电流。电流窗口12限定了对应于被全部擦除的状态“11”的第一参考电平。在读出操作期间，在它的浮置上具有对应于传导电流的适量电荷数是大于第一参考电流的任何存储器单元是处于超擦状态13。在它的浮置栅极上具有对应于在第一参考电流和第二参考电流之间的传导通电流的适量电荷数的任何存储器单元是处于被擦除的状态12。区域16是在被擦除状态和第一被编程状态之间的禁止区，如在上面所讨论的。通过限定参考电压I11H18和I11L19，这提供了用于确定哪个存储器单元超擦目标窗口。在下面描述相对于产生用于整个存储器装置的参考电流的用于产生参考电流18，19的技术。
参考图4，在参考阵列21中，利用参考存储器单元产生参考电流IR00，IR01，IR10和IR11。有不同的选择，包括利用单一参考单元来产生所有参考电流，和利用分离的参考单元来产生各个参考电流，(一种中间选择，由两个或更多的单元业产生多重参考电流也是可能的，特别是在有8个或更多状态的情况)。在分离的单元产生几个参考电流的情况下，这些电流被参考存储器单元沿着线23A-23D通过开关25提供到参考电流输出线27A-27D，然后到与模拟电路块53有联系的读出放大器51。参考存储器单元被制造商预先编程到有关的状态“11”，“10”，“01”和“00”。这些情况限定了各状态的读出和编程窗口的中央。
当参考存储器单元被用于产生多重参考电流时，包括单一参考存储器单元为所有待限定的状态产生所有参考电流的情况，由那个参考存储器单元传导的电流经过另一根线33被提供到参考读出放大器35为电流反映电路37产生BIAS电压，对每个单元存储器四个状态来说，单一参考存储器单元对应于被全部擦除的“11”态(最小浮置栅极电荷，最小阈电压，最大传导电流)。由电流反映电路37产生的各种参考电流，在线45A-45D上通过一组开关47被提供到参考电流输出线27A-27D，然后到与在前面提到的模拟电路块53有联系的读出放大器51。当确定通过哪一个或所有参考存储器单元被用于产生参考电流时，祗有开关25和47中的一组被设定把电流传输到读出放大器51。
参考图4和图5，参考读出放大器35和电流反映电路37从在参考阵列21中的单一参考存储器单元的状态“11”为多重存储器状态产生参考电流。单元传导电流Icell通过y-选择的通路晶体管31，沿着线31从读出放大器35流到参考存储器单元。连接到参考存储器单元21(“11”)的典型读出放大器可包括连接成两极管的p-沟晶体管61，n-沟晶体管，如倒相器63，使得电流Icell在p-沟和n-沟晶体管61和62之间的节点处产生BIAS电压，用这BIAS电压，产生反映电流Icell，通过p-沟的正偏晶体管39(因为晶体管61和39都具有相同的漏到栅的电压降)。在晶体管39和地之间连接的一连接成两极管的n-沟晶体管41具有栅到源的电压降VGS，这电压降由通过晶体管41传导的反映电流Icell所决定。这电压降VGS被加到四个其它n-沟晶体管43A-43D的栅极。晶体管41具有特殊的沟道尺寸(为了方便用数字8来代表)。晶体管43A-43D具有不同的沟道尺寸，它们中至多有一个(但是不必要任意)可以与晶体管41是同样的尺寸(在这里用数字8，6，4和2来表示)。所加相同的电压降VGS产生与它们的沟道尺寸成正比的不同的电流。在这里所用的示例中，通过尺寸8的晶体管43A(在这示例中等于晶体管41的沟道尺寸)的传导电流IR11等于Icell。通过沟道尺寸6的晶体管43B的传导电流IR10是3/4 Icell，通过沟道尺寸4的晶体管43c的传导电流IR01是1/2 Icell。最后，通过沟道尺寸2的晶体管43D的传导电流IR00是1/4 Icell。最后所得的传导电流IR11，IR10，IR01和IR00被设置在如前面提到的线45A-45D上。这些尺寸和电流值是代表性的，且可由制造任何所需的尺寸组合的晶体管43A-43D来选择。诸参考电流不需要具有线性的关系。确实，由于快速性，在这快速性下，与部分地充电的浮动置极的较慢注入相比较，电荷一开始就被注入到被全部擦除的存储器的浮置栅极中而引起的具有在IR11和IR10之间的分离大于在其它参考电流之间的分离可能是合乎所需的。如果是那样，其晶体管43A-43D的相对尺寸可以是约为8，5，3和1。
参考图6，对任何给定的参考电流IRi，采用象用于从上面的图4和图5中的单一电流，产生多重参考电流那样的电流反映技术可对某个余量值m产生部分的电流(1-m)IRi。同样，对任何给定的参考电流IRj，也可产生部分的电流(m)IRj。在这技术中，第一沟道尺寸(由数字1来标记)的连接成两极管的p-沟晶体管71和72产生取决于输入参考电流IRi或IRj的电压降。p-沟晶体管73和74具有它们的连接到各自的晶体管71和72的栅-源的栅极。相对于晶体管71和72的沟道尺寸，晶体管73和74具有各自的尺寸为(1-m)和(m)的沟道。具有与跨越对应的晶体管71和72一样的跨越晶体管73和74相同的漏栅电压降，晶体管73和74传导各自的(1-m)IRi和(m)IRj电流。这些电流可用简单的连接组合起来以产生电流(1-m)IRi+(m)IRj。这组合的电流同样可用其操作与在上面对图5中的元件35和39所描述的操作一样的电流反映和读出放大器元件75-77来检测。这最后的电流输出可在读出或验证步骤期间与来自所针对的存储器单元的电流作比较。对于读出，m＝0.5，而对编程验证操作m＜0.5。(图7示出可让使用人从0.125，0.25，0.375或0.5中选择任意一个为m，且仅在读出操作期间采用后者的较佳实施例。)也是对于验证，许可的状态电流的下限采用j＝i-1.如在前面讨论的，对被全部编程的“00”态没有下限电流的界限。除了对被全部擦除的态“11”之外，在编程验证操作期间，许可的状态电流的上限采用j＝i+1。对于被全部擦除的态“11”，I11H＝(1+m)IR11是把三个电流(1-m)IR11，(m)IR11和再一个(m)IR11相加而产生的。
参考图7，图4中模拟电路块53中的一个元件为状态i接受参考电流IRi，并对选定的余量值m产生部分的电流(1-m)IR1和(m)IRi，供在图6中产生如在上面定义的，在图2中显示的读出和验证电流之用，重复示于图7中的元件以使各个参考电流IR11，IR10，IR01和IR00具有它自己的部分电流的产生元件。从参考电流IR00需要部分电流(1-m)IR00和(m)IR00的单一组合。需从参考电流IR01，IR10和IR11产生各个部分的电流(1-m)IR01，(m)IR01，(1-m)RI10，(m)IR10，和(1-m)RI11中的两个。需要部分的电流(m)IR11的三个组合，一个组合用于验证电流I11L，以及两个组合用于验证电流I11H以便得到(1+m)IR11。由于读出和验证电流电平决不会在同时需要，故读出电流电平IH，IM和IL可共用象在没有附加的辅助操作下用于产生验证电平那样的相同的电路元件，当指出读出操作时，仅把余量值m变换到0.50。
在图7中，包括连接成两极管的p-沟晶体管81的读出放大器传导所提供的参考电流IRi，并产生漏-栅电压降和在线82上驱动晶体管831-838，841-848，851-858和861-868栅极的相应的BIAS电压。晶体管81具有在这里用数字8代表的沟道尺寸，它对所产生的部分电流，相当于该部分的分母。24个其它晶体管83-86中的每个晶体管具有由数字1代表的沟道尺寸，在本示例中它具有读出放大器晶体管81的电流传导IRi的1/8。把晶体管831-838，841-848，851-858和861-868的每个组的p-沟源极连接起来，以根据在特定组中有源晶体管的数目产生积累的部分电流(1-m)IRi或(m)IRi，在本例中，此处m或是1/8，2/8，3/8或是4/8。一组晶体管911-914，921-924，931-934和941-944起着开关的作用，它把某些晶体管835-838，845-848，855-858，和865-868有选择地连接到电源供应线或与它断开。这些开关由提供到它们的晶体管的控制信号ADD0-ADD3和SUB0-SUB3所控制。为了对称性，设置附加的晶体管891-894和901-904，使得对电流输出有影响的所有通路是相同的，但是把这些附加的晶体管的栅极接到地，而不是接受控制信号。ADD0-ADD3以与对应的SUB0-SUB3控制信号的开关911-894和921-924的控制的相反方式来控制开关931-934和941-944。因此，对于(1-m)＝4/8，在第一组中仅有四个晶体管831-834是有源时，对m＝4/8，在对应组中的所有四个晶体管851-854将是有源的。对于m＝3/8，仅有3个晶体管851-854将是有源的等。这在实际的实施中保证了(1-m)+m＝1。于是，部分的电流被组合，如在上面参考图6所作的描述。图7中的第二排晶体管841-848，861-864，921-924，和941-944对参考电流IR00是不需要的，因为祗是部分电流的一个组是需要的。
对于参考电流IR11，在图7中产生电路因素的部分的电流，被修改到包括以与晶体管851-854和861-864一样的方式，由BIAS电压驱动并由ADD0-ADD3控制的第三局部排。这修改提供了产生I11H＝(1+m)IR11＝(1-m)IR11+(m)IR11+(m)IR11所需的(m)IR1的三个部分的电流形式。或者，在图7中产生电路因素的部分的电流可被修改为，使得可把控制信号SUB0-SUB3独立地提供到晶体管的两个排(行)，从而在操作的(擦除)验证模式中，晶体管831-838提供(1)IR11(此处i＝“11”)而不是(1-m)IR11，同时，晶体管841-848还是提供电流(1-m)IR11。这样可使电流电平I11H＝(1+m)IR11＝(1)IR11+(m)IR11由电路的第一排即行来提供，同时，I11L和I10L仍用来自那个电路的第二排即行的电流成分(1-m)IR11和(m)IR11来分别提供。
回过来再参考图1，在本发明方法中的下一步骤302是确定在存储器阵列中哪一个存储器单元已被超擦。这是通过用通常的方式读出该单元的存储信息以确定存储器单元的存储器单元状态来完成的。再一次，如果在读出操作期间的传导电流超过被擦除态电流窗口的最高参考电流，则该存储器单元被认为是超擦。
于是，在步骤303中，超擦单元被编程直至所有超擦存储器单元是处于被擦除的状态中时为止。参考图8，所用的编程方法可以是在上面参考图10描述的阶梯编程法。如图8所示，把编程的241，242，243和验证的251，252，253脉冲的交替系列加到存储器单元。各编程脉冲的电压230相对于超擦状态250到被擦除的状态260的时间232递增地提高。
本发明的一个优点在于通过定义被擦除的状态要像编程状态中的一个，可采用正规的多电平的编程方法和编程电压对被擦除的状态编程。除此之外，提高了速度和精确性，因为采用常规的编程电压要比软编程技术快。
权利要求
1.一种在存储器装置中，在擦除操作后的恢复超擦比特的方法，所述方法包括在存储器装置中，产生第一参考电流，所述第一参考电流限定电流窗口的最高电流，该电流窗口对应于限定一个状态的第一参考电平，在这个状态中，存储器单元是处于被擦除的状态；从多个存储器元件确定在其浮置栅极上具有适量电荷的第一组存储器元件，这适量的电荷相当于大于第一参考电流的传导电流，所述第一组存储器单元是处于超擦状态；以及把多个编程脉冲加到第一组存储器单元的各个单元，以在所述单元的浮置栅极上设置适量的电荷，直至该传导电流小于第一参考电流，使得第一组存储器单元的每个单元从超擦状态被编程到被擦除的状态。
2.根据权利要求1所述的方法，还包括把多个验证脉冲加到特定的存储器单元，在每个所述编程脉冲之后以交替的方式来施加每个所述验证脉冲。
3.根据权利要求1所述的方法，其特征在于，其中所述编程脉冲在电压上递增地提高，以稳定的速率来增加在浮置栅极上的电荷数。
4.根据权利要求1所述的方法，还包括在该存储器装置中，产生第二参考电流，所述第二参考电流限定电流窗口的最低电流，这电流窗口对应于限定该状态的第一参考电平，在这状态中，存储器单元是处于被擦除的状态。
5.根据权利要求1所述的方法，其特征在于，其中该存储器单元的每个单元具有两个存储状态。
6.根据权利要求1所述的方法，其特征在于，其中该存储器单元的每个单元具有四个存储状态。
7.根据权利要求1所述的方法，其特征在于，其中该存储器单元是一种多电平的存储器单元。
8.根据权利要求1所述的方法，其特征在于，其中确定第一组的步骤包括读出诸单元的多个存储，并把读出的各存储器单元的传导电流与第一参考电流作比较。
9.一种在存储器装置中，在擦除操作后，用于恢复被超擦比特的设备，包括在存储器装置中用于产生第一参考电流的装置，所述第一参考电流，限定对应于第一参考窗口的电流窗口的最高电流，这第一参考窗口对应于限定一个状态的第一参考电平，在这状态中存储器处于被擦除的状态，用于读出多个在其浮置栅极上具有适量电荷的存储器单元，这适量的电荷对应于大于第一参考电流的传导电流，来确定第一组存储器单元的装置，所述第一组存储器单元是处于超擦状态，以及用于把多个编程脉冲加到第一组存储器单元的各个单元，以在所述单元的浮置栅极上设置适量的电荷，直至该传导电流小于第一参考电流时为止，使得第一组存储器单元的每个单元从超擦状态被编程到被擦除状态的装置。
10.根据权利要求9所述设备，还包括用于把多个验证脉冲加到第一组存储器单元的每个单元来确定所述单元的每个单元是否还在超擦状态的装置，所述验证脉冲的每个脉冲是在所述编程脉冲的每个脉冲之后以交替的方式来施加的。
11.根据权利要求10所述的设备，还包括用于在该存储器装置中产生第二参考电流的装置，所述第二参考电流限定电流窗口的最低电流，这电流窗口对应于限定该状态的第一参考电平，在这状态中，存储器单元是处于被擦除的状态。
12.根据权利要求9所述设备，其特征在于，其中所述用于施加编程脉冲的装置包括用于递增地提高所述编程脉冲电压的装置，以便在所述第一组存储器单元的浮置栅极上，以稳定的速率增加电荷数。
全文摘要
一种在存储器单元中恢复超擦比特的方法(图1)，在该方法中，在内部产生一对参考电流(I
文档编号G11C16/34GK1692448SQ03823881
公开日2005年11月2日 申请日期2003年7月30日 优先权日2002年9月4日
发明者D·I·马尼亚 申请人:爱特梅尔股份有限公司