专利名称：具有串行输入/输出接口的多端口存储装置及其控制方法
技术领域：
本发明涉及一种用于半导体装置的设计技术；更具体地说，涉及一种用于控制确定多端口存储装置的操作模式的模式寄存器的设备和方法，该多端口存储装置具有用于执行多个并发处理的串行输入/输出接口。
背景技术：
通常，诸如随机存取存储器的存储装置具有一个端口，即，包括多个输入/输出管脚的组(set)。也就是为了与诸如芯片组的外部装置交换数据，存储装置包括由多个输入/输出管脚组成的管脚组。此单端口存储装置使用并行输入/输出接口，其中经由耦接到多个输入/输出管脚的每一个的每条线而并行传输多位数据。因此，为了增加操作速度，与外部装置并行交换多个数据。
I/O接口是用于经由信号线来连接具有不同功能的单位装置并精确地传输传输/接收数据的电和机械机制。以下所描述的I/O接口必须具有相同精确度。信号线是传输地址信号、数据信号和控制信号的总线。以下所描述的信号线将被称作总线。
并行I/O接口具有高数据处理效率(速度)，因为其可经由多个总线同时传输多位数据。因此，并行I/O接口广泛用于需要高速度的短距离传输。然而，在并行I/O接口中，用于传输I/O数据的总线的数量增加。结果，随着距离增加，制造成本增加。由于单端口的限制，独立地配置多个存储装置以便在多媒体系统的硬件方面支持各种多媒体功能。当进行用于特定功能的操作时，不能同时进行用于另一功能的操作。
考虑到并行I/O接口的缺点，已做出许多将并行I/O接口变成串行I/O接口的尝试。而且，考虑到与具有其它串行I/O接口的装置的兼容扩展，需要改变在半导体存储装置的I/O环境中的串行I/O接口。此外，用于音频和视频的电气装置(appliance device)嵌入在诸如高清晰度电视(HDTV)和液晶显示器(LCD)TV的显示装置中。因为这些电气装置需要独立的数据处理，所以存在对使用多个端口的具有串行I/O接口的多端口存储装置的需求。
因此，建议在共同拥有的同时待审申请中的美国申请第11/528,970号(于2006年9月27日申请，标题为“Multi-port Memory Device with SerialInput/output Interface ”)中描述的一种半导体存储装置。
图1说明在共同拥有的同时待审申请中的美国申请第11/528,970号(于2006年9月27日申请，标题为“Multi-port Memory Device with SerialInput/output Interface ”，其以引用方式并入本文中)中公开的传统半导体存储装置的框图。
为便于阐释，说明具有四个端口和八个存储体(bank)的多端口存储装置。特别地，假设多端口存储装置具有16位的数据帧并执行64位的预取操作。
如图所示，多端口存储装置包括第一端口PORT0至第四端口PORT3、第一存储体BANK0至第八存储体BANK7、第一全局输入/输出(I/O)数据总线GIO_OUT和第二全局输入/输出(I/O)数据总线GIO_IN，以及第一存储体控制单元BC0至第八存储体控制单元BC7。
位于多端口存储装置中心的第一端口PORT0至第四端口PORT3的每一个配备在行方向上，并且彼此独立地执行与其自己的外部装置的串行数据通信。第一存储体BANK0至第八存储体BANK7基于第一端口PORT0至第四端口PORT3被分成上部存储体BANK0至BANK3和下部存储体BANK4至BANK7，并且配置在行方向上。
第一全局I/O总线GIO_OUT在行方向上配置在上部存储体BANK0至BANK3与第一端口PORT0至第四端口PORT3之间，并且并行传输输出数据。第二全局I/O总线GIO_IN在行方向上配置在下部存储体BANK4至BANK7与第一端口PORT0至第四端口PORT3之间，并且并行传输输入数据。
第一存储体控制单元BC0至第八存储体控制单元BC7控制第一全局I/O总线GIO_OUT和第二全局I/O总线GIO_IN与第一存储体BANK0至第八存储体BANK7之间的信号传输。
图2说明图1中所示的第一存储体BANK0的详细框图。
如图所示，每一个存储体，例如，第一存储体BANK0，包括存储单元阵列(memory cell array)10、行解码器11和列解码器12、写入驱动器(W/D)13、数据总线读出放大器(data bus sense amplifier，DBSA)14和均衡器(未示出)。其它存储体BANK1至BANK7具有与第一存储体BANK0的结构相同的结构。
存储单元阵列10包括配置为N×M矩阵形式的多个存储单元MC，M和N为正整数。行解码器11和列解码器12的每一个通过行和列来选择存储单元MC之一。
具有此构造的第一存储体BANK0至第八存储体BANK7基于第一端口PORT0至第四端口PORT3将多端口存储装置分成两部分，以使得上部存储体BANK0至BANK3与下部存储体BANK4至BANK7对称地设置在行方向上。
图3说明图1中所示的第一端口PORT0的详细框图。
位于多端口存储装置中心的每一个端口PORT0至PORT3连接到第一全局I/O数据总线GIO_OUT和第二全局I/O数据总线GIO_IN，以便独立地存取所有存储体。其它端口PORT1至PORT3具有与第一端口PORT0的结构相同的结构，因此，作为示例阐释第一端口PORT0。
第一端口PORT0包括接收单元41和传输单元42。接收单元41经由接收垫(pad)RX接收从外部装置输入的信号(下文中称作“输入信号”)，并且传输单元42经由传输垫TX输出从第一存储体至第八存储体输出的信号(下文中称作“输出信号”)。接收单元41和传输单元42独立地操作，以使得同时传送输入信号和输出信号。
接收单元41解串行化(deserialize)经由接收垫RX从外部装置串行输入的20位输入信号，以转换并输出经解串行化的输入信号作为有效的(valid)用于操作DRAM装置的26位有效信号。此处，26位有效信号包括8位端口/存储体选择信号组P0_BK<0:7>和18位输入有效数据信号组P0_RX<0:17>。18位输入有效数据信号组P0_RX<0:17>包括命令标签(flag)信号、行地址选通(strobe)/数据屏蔽(RAS/DM)信号和16位命令/地址/数据信号。此处，16位的命令/地址/数据信号可以是地址、命令或数据信号。
图4A至图4F说明输入到图3中所示的第一端口的输入信号的帧形式(frame form)。图4A为基本帧形式，图4B为写入命令帧形式，图4C为写入数据帧形式，图4D为读取命令帧形式，图4E为读取数据帧形式，而图4F为命令帧形式。
作为示例，详细描述图4B和图4C中所示的写入命令帧和写入数据帧。
参看图4B，写入命令帧为从外部装置输入的20位串行化信号的单位(unit)。在20位串行化信号中，第18位和第19位PHY对应于物理链路编码位，第17位CMD是指命令起始点，第16位ACT是指内部激活状态，第15位WT对应于内部写入命令，而第14位PCG是指内部非激活(inactive)状态。例如，在正常写入操作期间，第17位至第14位变成“1010”。在自动预充电写入操作期间，第17位至第14位变成“1011”。第13位至第10位UDM用作在四个时钟(clocks)内施加的写入数据的高字节写入数据屏蔽信号，第9位至第6位BANK是指在写入操作期间被写入的存储体数据，而第5位至第0位COLUMN ADDRESS是指列地址。
参看图4C，写入数据帧在为输入图5B中所示的写入命令帧之后的四个时钟内施加的16位写入数据。此处，第17位CMD变成逻辑电平“低”，第16位LDM用作写入数据的低字节写入数据屏蔽信号，并且第15位至第8位UPPER BYTE和第7位至第0位LOWER BYTE的每一个分别是指写入数据的高字节和低字节。
参看图3至图4F，描述接收单元4I和传输单元42的详细构造。
接收单元41包括并行化器(parallelizer)411、命令产生单元412、存储体地址产生单元413、存储体地址输出单元414以及输入有效数据输出单元415。
并行化器411解串行化通过接收垫RX从外部装置串行输入的20位输入信号(一帧)，并输出经解串行化的输入信号作为20位的并行信号。
命令产生单元412通过使用从并行化器411输出的20位并行信号的第17位CMD来确定20位并行信号的操作。也就是，若图4B中所示的写入命令帧的第17位CMD为逻辑电平“低”，则命令产生单元412确定20位并行信号执行写入操作；并且如果第17位CMD为逻辑电平“高”，则命令产生单元412确定20位并行信号执行读取操作。另外，命令产生单元412输出用作20位并行信号的存储体数据的存储体信息位。此处，因为存储体的数量为八，所以存储体信息位的数量为三，并且这个位包括在图4A中所示的帧有效载荷(frame payload)中。
存储体地址产生单元413基于3位存储体信息位输出8位存储体地址，以便选择第一存储体BANK0至第八存储体BANK7中的对应的存储体。存储体地址产生单元413可包括3乘8(3 by 8)解码器，其通过接收3位输入信号而输出8位输出信号。
存储体地址输出单元414基于从存储体地址产生单元413输入的8位存储体地址，将8位的端口/存储体选择信号组P0_BK<0:7>输出到第二全局I/O数据总线GIO_IN。存储体地址输出单元414可包括多个输出驱动器。
输入有效数据输出单元415基于来自并行化器411的输出信号而将18位的输入有效数据信号组P0_RX<0:17>输出到第二全局I/O数据总线GIO_IN。输入有效数据输出单元415可包括多个输出驱动器。
传输单元42接收经由第一全局数据总线GIO_OUT从存储体并行输入的有效数据信号组P0_DATA<0:15>并将其串行化作为输出，以便输出经串行化的信号到传输垫TX。
具体来讲，传输单元42包括串行化器421和输出有效数据输入单元422。
输出有效数据输入单元422接收经由第一全局数据总线GIO_OUT从存储体输入的16位输出有效数据信号组P0_DATA<0:15>，并在命令产生单元412的控制下，即，根据读取或写入操作，对于传送协议将其打包。结果，输出20位帧输出信号。输出有效数据输入单元422可包括多个输入驱动器。
串行化器421串行化从输出有效数据输入单元422并行输入的20位帧输出信号，并将经串行化的信号串行输出到传输垫TX。
同时，第一全局I/O数据总线GIO_OUT包括64位总线，即，16(数据位的数量)乘4(端口的数量)，其用于将从存储体输入的输出有效数据信号组Pi_DATA<0:15>独立地传送到每一个端口。
第二全局I/O数据总线GIO_IN包括104位总线，即26(数据位的数量)乘4(端口的数量)，其用于将从端口输入的输入有效数据信号组Pi_RX<0:17>和端口/存储体选择信号组Pi_BK<0:7>独立地传送到每一个存储体。此处，“i”对应于作为从0至3的整数的端口编号。
第一全局I/O数据总线GIO_OUT和第二全局I/O数据总线GIO_IN连接到多个局域数据总线，用于与每一个存储体控制单元或每一个端口传送信号。局域数据总线将第一全局I/O数据总线GIO_OUT和第二全局I/O数据总线GIO_IN连接到第一存储体控制单元BC0至第八存储体控制单元BC7或第一端口PORT0至第四端口PORT3。为了便于阐释，局域数据总线被分类成第一局域数据总线至第四局域数据总线。
图5说明图1中所示的第一存储体控制单元BC0的电路图。第一存储体控制单元BC0至第八存储体控制单元BC7的每一个被配置以用于第一存储体BANK0至第八存储体BANK7中对应的一个，由此控制在相应的存储体与每一个端口PORT0至PORT3之间传送信号。存储体控制单元BC1至BC7具有与第一存储体控制单元BC0的结构相同的结构，因此，作为示例阐释第一存储体控制单元BC0。
参看图5，第一存储体控制单元BC0包括并行化器61、串行化器62、状态机单元63、输入信号状态鉴别单元64、存储体选择单元65以及端口选择单元66。
存储体选择单元65响应于4位存储体选择信号组BK0_P<0:3>而选择从每一个端口输出的多个18位输入有效数据信号组Pi_RX<0:17>中的一个信号组，并将其作为18位的存储体有效数据信号组B0_RX<0:17>传送到第一存储体BANK0。此处，4位的存储体选择信号组BK0_P<0:3>为8位的端口/存储体选择信号组Pi_BK<0:7>的一部分。即，存储体选择单元65经由第二全局I/O数据总线GIO_IN接收来自所有端口的22位信号，其包括4位存储体选择信号组BK0_P<0:3>和18位输入有效数据信号组Pi_RX<0:17>，由此输出对应于第一存储体BANK0的18位存储体有效数据信号组B0_RX<0:17>。
18位存储体有效数据信号组B0_RX<0:17>的16位信号组被用作数据、地址或命令，诸如存储体模式确定信号，1位信号被用作激活标签信号(activeflag signal)，并且剩余的1位信号被用作用于鉴别该16位信号组是否为数据信号的命令标签信号。例如，18位的存储体有效数据信号组B0_RX<0:17>的第十七存储体有效数据信号B0_RX<16>用作激活标签信号，并且第十八存储体有效数据信号B0_RX<17>，即，最高有效位(MSB)，被用作命令标签信号。此处，第十七存储体有效数据信号B0_RX<16>被用作行地址选通/数据屏蔽(RAS/DM)信号，并且第十八存储体有效数据信号B0_RX<17>被用作状态机单元63的启用(enable)信号。作为参考，RAS信号为DRAM装置的初始信号，其作为用于控制DRAM装置的操作的芯片启用信号。
输入信号状态鉴别单元64接收18位的存储体有效数据信号组B0_RX<0:17>，并鉴别其为数据、地址还是命令。具体来讲，输入信号状态鉴别单元64基于最高有效位(MSB)B0_RX<17>的状态来鉴别16位信号组B0_RX<0:15>为数据、地址还是命令。当将16位的信号组B0_RX<0:15>鉴别为数据时，将16位信号组B0_RX<0:15>传送到并行化器61。否则，将18位存储体有效数据信号组B0_RX<0:17>被传送到状态机单元63。
状态机单元63基于18位存储体有效数据信号组B0_RX<0:17>输出地址/命令信号ADD/CON。地址/命令信号ADD/CON控制DRAM装置的操作，并且包括内部命令信号、内部地址信号和内部控制信号。内部命令信号包括内部激活信号ACT、内部非激活状态PCG、内部读取命令信号READ以及内部写入命令信号WRITE。内部地址信号包括行地址XADD和列地址YADD。内部控制信号包括诸如DSTROBE16<0:3>和DSTROBE64的输入数据选通信号、驱动启用信号组DRVEN_P<0:3>、管道(pipe)输入选通信号PINSTROBE以及管道输出控制信号组POUT<0:3>。
并行化器61将16位的信号组B0_RX<0:15>转换成64位的并行输出数据，并将该数据输出到对应存储体的写入驱动器(W/D)13。此处，虽然16位的信号组B0_RX<0:15>具有并行形式，但是其必须转换成64位的并行输出数据，因为存储体的每一个存储单元以64位数据来执行读取或写入操作。
串行化器62响应于管道输入选通信号PINSTROBE和管道输出控制信号组POUT<0:3>将从多个DBSA 14输出的64位的数据信号转换成16位的输出数据信号组DO<0:15>_B0。
端口选择单元66以16位为单位顺序地接收从串行化器62输出的16位的输出数据信号组DO<0:15>_B0，并将有效数据信号组Pi_DATA<0:15>输出到通过解码4位的端口选择信号组BRX_P<0:3>而选择的对应端口。此处，4位的端口选择信号组BRX_P<0:3>为8位的端口/存储体选择信号组Pi_BK<0:7>的一部分。
端口选择单元66具有多个多路分配器(demultiplexer)。每一个多路分配器被分配给每一个端口，以便独立地执行与所有端口PORT0至PORT3的信号传输。另外，每一个多路分配器包括十六个驱动器，用于处理16位的输出数据信号组DO<0:15>。
每一个驱动器可以包括三态(tri-state)缓冲器以用于防止任何由于所有存储体BANK0至BANK7共同拥有第一全局数据总线GIO_OUT而造成的冲突(collision)，其中第一全局数据总线GIO_OUT将从每一个存储体BANK0至BANK7输出的信号传输到端口PORT0至PORT3的每一个。
图6说明图5中所示的状态机单元63的电路图。
状态机单元63包括命令产生单元631、输入数据选通产生单元632、行地址产生单元633、列地址产生单元634、读取数据管道控制器635以及数据输出控制器636。
响应于两个MSB存储体有效数据信号B0_RX<16:17>而启用命令产生单元631，并且命令产生单元631通过解码其它16位的信号组B0_RX<0:15>来产生内部命令信号，诸如内部激活信号ACT、内部非激活状态PCG、内部读取命令信号READ以及内部写入命令信号WRITE。命令产生单元631包括解码器，其用于通过接收n个数字信号而产生2n个位信号，n为正整数。
输入数据选通产生单元632响应于第十八存储体有效数据信号B0_RX<17>以及内部写入命令信号WRITE而产生输入数据选通信号，诸如DSTROBE16<0:3>和DSTROBE64。此处，诸如DSTROBE16<0:3>和DSTROBE64的输入数据选通信号为用于控制并行化器61的操作的控制信号。
行地址产生单元633接收存储体有效数据信号组BRX<0:m>以响应于内部激活信号ACT而产生行地址组XADD<0:m>，m为正整数。
列地址产生单元634接收存储体有效数据信号组BRX<0:n>以响应于内部读取命令信号READ和内部写入命令信号WRITE而产生列地址组YADD<0:n>，n为正整数。
读取数据管道控制器635响应于内部读取命令信号READ而产生管道输入选通信号PINSTROBE和管道输出控制信号组POUT<0:3>。
数据输出控制器636接收端口选择信号组BRX_P<0:3>以响应于内部读取命令信号READ而产生驱动启用信号组DRVEN_P<0:3>。此处，驱动启用信号组DRVEN_P<0:3>为用于控制端口选择单元66的操作的控制信号。
下文中，将参看图1至图6详细阐释根据本发明的多端口存储装置的操作。
图7说明从端口到存储体的信号输入路径的信号图，而图8说明从存储体到端口的信号输出路径的信号图。此处，8位的端口/存储体选择信号组Pi_BK<0:7>(i＝0、1、2、3)被转换成4位的存储体选择信号组BKi_P<0:3>(i＝0、1、2、3、4、5、6、7、8)。
第一，描述从第一端口PORT0到第二存储体BANK1的信号输入路径。
参看图7，20位的输入信号经由接收垫RX从外部装置串行输入到每一个端口。每一个端口将20位的输入信号转换成26位的有效信号，并且将其输出到第二全局I/O数据总线GIO_IN，其中该26位的有效信号包括8位的端口/存储体选择信号组Pi_BK<0:7>和18位的输入有效数据信号组Pi_RX<0:17>。此时，第二全局I/O数据总线GIO_IN经由图2中所示的第二局域I/O数据总线LIO_BIN连接到其它存储体(即，BANK0以及BANK2至BANK7)以及第二存储体BANK1。结果，26位的有效信号经由第二局域I/O数据总线LIO_BIN传送到所有存储体控制单元BC0至BC7的存储体选择单元65。
此时，因为从第一端口PORT0输出的26位的有效信号中的18位的输入有效数据信号组P0_RX<0:17>仅传送到第二存储体BANK1，所以需要8位的端口/存储体选择信号组P0_BK<0:7>以防止18位的输入有效数据信号组P0_RX<0:17>被传送到其它存储体BANK0以及BANK2至BANK7。
从每一个端口提供的26位的有效信号中含有端口/存储体选择信号组Pi_BK<0:7>和输入有效数据信号组Pi_RX<0:17>。端口/存储体选择信号组Pi_BK<0:7>和输入有效数据信号组Pi_RX<0:17>两者经由第二全局数据总线GIO_IN输入到每一个存储体的存储体选择单元65。
第二存储体控制单元BC1的存储体选择单元65响应于4位的存储体选择信号组BK1_P<0:3>而接收18位的输入有效数据信号组P0_RX<0:17>，并将其作为18位的存储体有效数据信号组B1_RX<0:17>传送到第二存储体BANK1。此时，撤销其它存储体选择信号组BK0_P<0:3>以及BK2_P<0:3>至BK7_P<0:3>，以使得其它存储体控制单元(即，BC0以及BC2至BC7)的存储体选择单元65不操作。结果，18位的输入有效数据信号组P0_RX<0:17>未传送到其它存储体BANK0以及BANK2至BANK7。
第二，描述从第二存储体BANK1到第一端口PORT0的信号输出路径。
参看图8，第二存储体控制单元BC1的串行化器62串行化从第二存储体BANK1输出的64位的数据信号，并将16位的输出数据信号组DO<0:15>_B1输出到端口选择单元66的多路分配器。多路分配器接收16位的输出数据信号组DO<0:15>_B1，以便响应于驱动启用信号组DRVEN_P<0:3>的第一驱动启用信号DRVEN_P<0>将其作为16位的输出有效数据信号组P0_DATA<0:15>输出到第一全局I/O数据总线GIO_OUT。
加载到(loaded to)第一全局I/O数据总线GIO_OUT的16位的输出有效数据信号组P0_DATA<0:15>经由第三局域I/O数据总线LIO_P1传送到第一端口PORT0。
第三，阐释多端口存储装置的正常读取操作。正常读取操作是指从对应存储体的特定地址取出(fetch)数据。
若图4D和图4E中所示的读取命令帧形式或读取数据帧形式经由接收垫RX串行输入到第一端口PORT0，则第一端口PORT0并行化所输入的信号并将其转换成26位的有效信号。
26位的有效信号经由第二全局I/O数据总线GIO_IN输入到第二存储体控制单元BC1的存储体选择单元65。此时，因为存储体选择单元65与图2中所示的第二全局I/O数据总线GIO_IN和第二局域I/O数据总线LIO_BIN相连接，所以第二存储体控制单元BC1的存储体选择单元65从其它端口PORT1至PORT3以及第一端口PORT0接收26位的有效信号。
因此，26位的有效信号包括8位的端口/存储体选择信号组Pi_BK<0:7>以选择所需的存储体，并且每一个存储体选择单元65基于8位的端口/存储体选择信号组Pi_BK<0:7>选择所需的存储体。此处，只激活(activate)对应于第二存储体BANK1的存储体选择信号，因此，第二存储体控制单元BC1的存储体选择单元65从第一端口PORT0接收18位的输入有效数据信号组P0_RX<0:17>。
第二存储体控制单元BC1的状态机单元63基于18位的输入有效数据信号组P0_RX<0:17>而激活内部激活信号ACT和内部读取命令信号READ。状态机单元63的行地址产生单元633和列地址产生单元634基于内部激活信号ACT和内部读取命令信号READ而产生第二存储体BANK1的行地址XADD和列地址YADD。读取数据管道控制器635激活管道输入选通信号PINSTROBE和管道输出控制信号组POUT<0:3>，并且数据输出控制器636激活驱动启用信号组DRVEN_P<0:3>。
通过第二存储体BANK1的多个DBSA 14放大64位的数据信号，并响应于内部读取命令信号READ根据列地址YADD将其输出到串行化器62。
串行化器62响应于管道输入选通信号PINSTROBE和管道输出控制信号组POUT<0:3>而串行化从多个DBSA 14输出的64位的数据信号，以输出16位的输出数据信号组DO<0:15>_B1。即，串行化器62以四为单位将64位的数据信号转换成16位的输出数据信号组DO<0:15>_B1，并且将16位的输出数据信号组DO<0:15>_B1顺序地输出到端口选择单元66。
端口选择单元66接收16位的输出数据信号组DO<0:15>_B1，并基于通过解码4位的端口选择信号组BRX_P<0:3>所产生的驱动启用信号组DRVEN_P<0:3>而经由第一全局I/O数据总线GIO_OUT以16位为单位将有效数据信号组Pi_DATA<0:15>输出到第一端口PORT0。
图3中所示的第一端口PORT0由串行化器421串行化有效数据信号组Pi_DATA<0:15>，并经由传输垫TX将其输出到外部装置。
第四，阐释多端口存储装置的正常写入操作。正常写入操作是指将数据写入到对应存储体的特定地址。根据本发明的实施例，在正常写入操作期间，经由接收垫RX输入具有五个帧形式的输入信号。第一帧为图5B中所示的命令帧，而其它帧为图5C中所示的数据帧。每一个帧包括16位的数据，因此，总帧(total frame)包括64位的数据。
命令和数据帧形式被连续地输入到第一端口PORT0，第一端口PORT0的并行化器411并行化每一个帧形式并将其转换成26位的有效信号。
第二存储体控制单元BC1的存储体选择单元65接收经由第二全局I/O数据总线GIO_IN从第一端口PORT0输入的26位的有效信号。此时，因为第二存储体控制单元BC1的存储体选择单元65与图2中所示的第二全局I/O数据总线GIO_IN和第二局域I/O数据总线LIO_BIN连接，所以第二存储体控制单元BC1的存储体选择单元65从其它端口PORT1至PORT3以及第一端口PORT0接收26位的有效信号。
因此，26位的有效信号包括8位的端口/存储体选择信号组Pi_BK<0:7>以选择所需的存储体，并且每一个存储体选择单元65基于8位的端口/存储体选择信号组Pi_BK<0:7>选择所需的存储体。此处，只激活对应于第二存储体BANK1的存储体选择信号，因此，第二存储体控制单元BC1的存储体选择单元65从第一端口PORT0接收18位的输入有效数据信号组P0_RX<0:17>。
第二存储体控制单元BC1的状态机单元63基于18位的输入有效数据信号组P0_RX<0:17>而激活内部激活信号ACT和内部写入命令信号WRIRE。状态机单元63的行地址产生单元633和列地址产生单元634产生第二存储体BANK1的行地址XADD和列地址YADD，并且输入数据选通产生单元632响应于第十八存储体有效数据信号BRX<17>、内部激活信号ACT以及内部写入命令信号WRITE而产生输入数据选通信号DSTROBE16<0:3>以及DSTROBE64。
接着，在连续输入其它数据帧之后，第二存储体控制单元BC1的并行化器61将与18位的输入有效数据信号组P0_RX<0:17>相关的16位的信号组B1_RX<0:15>转换成64位的并行输出数据。第二存储体BANK1的写入驱动器(W/D)13将64位的并行输出数据写入到存储单元阵列10。
在正常写入操作期间，若连续输入包括数据帧的四个帧，则将64数据位同时写入到存储单元阵列。然而，在输入所有四个帧之前，可通过中断来执行另一命令。此时，仅将执行中断信号之前所输入的数据写入到存储单元阵列。
然而，对于以上所描述的以串行输入/输出接口方式与外部装置交换数据或信号的多端口存储装置，没有建议用于设定模式寄存器的规范或方法，该模式寄存器基于由经由命令和地址管脚(如通用动态随机存取存储器(DRAM))输入的控制和地址信号所确定的CAS等待时间(latency)或突发长度(burstlength)来控制详细操作。
发明内容
本发明的实施例是针对提供一种用于操作模式寄存器的设备和方法，该模式寄存器控制具有串行输入/输出接口的多端口半导体装置中的内部操作模式。
本发明的实施例是针对提供一种用于在数据存取和测试操作期间在具有串行输入/输出接口的多端口半导体装置中提供串行访问模式和并行访问模式两者的设备和方法。
根据本发明的一个方面，提供一种半导体存储装置，该半导体存储装置包括多个端口，其用于将与外部装置串行地建立接口的(serial-interfaced)输入数据传输到全局数据总线中；多个存储体，其用于经由全局数据总线与多个端口并行地建立接口(parallel-interfacing)；多个输入信号传输块，其用于响应于模式寄存器启用信号而将与外部装置并行地建立接口的输入信号传输到全局数据总线中；以及模式寄存器组，其用于基于经由全局数据总线输入的输入信号来确定数据访问模式和测试模式中的一个。
根据本发明的另一个方面，提供一种用于支持半导体存储装置与外部装置的串行和并行接口的方法，其中该半导体存储装置包括多个端口，其用于将与外部装置串行地建立接口的输入数据传输到全局数据总线中；以及多个存储体，其用于经由全局数据总线与多个端口并行地建立接口，该方法包括响应于模式寄存器启用信号而将与外部装置并行地建立接口的输入信号传输到全局数据总线，并响应于该模式寄存器启用信号而基于经由全局数据总线输入的输入信号来确定数据访问模式和测试模式中的一个。
根据本发明的再一个方面，提供一种用于支持半导体存储装置与外部装置的串行和并行接口的方法，其包括响应于模式寄存器启用信号而将与外部装置并行地建立接口的输入信号传输到全局数据总线中；响应于该模式寄存器启用信号而基于经由全局数据总线输入的输入信号来确定数据访问模式和测试模式中的一个；如果执行数据访问模式，则与外部装置串行地建立接口；以及如果执行测试模式，则与外部装置并行地建立接口。
图1说明在共同拥有的同时待审的申请、美国申请第11/528,970号(于2006年9月27日申请，标题为“Multi-port Memory Device with SerialInput/output Interface”，其以引用方式并入本文中)中公开的传统半导体存储装置的框图。
图2说明图1中所示的存储体的详细框图。
图3说明图1中所示的端口的详细框图。
图4A至图4F说明输入到图3中所示的端口的输入信号的帧形式。
图5说明图1中所示的存储体控制单元的电路图。
图6说明图5中所示的状态机单元的电路图。
图7说明从端口到存储体的信号输入路径的信号图。
图8说明从存储体到端口的信号输出路径的信号图。
图9说明根据本发明的实施例的多端口半导体存储装置的框图。
图10说明设定模式寄存器组(MRS)的输入信号的帧格式。
图11说明设定扩展MRS(EMRS)的输入信号的帧格式。
图12说明展示图9中所示的多端口半导体存储装置的控制操作的流程图。
图13说明展示图12中所示的多端口半导体存储装置的控制操作的波形。
具体实施例方式
以下将参考附图详细描述根据本发明的特定实施例的多端口半导体存储装置。
图9说明根据本发明的实施例的多端口半导体存储装置的框图。
为便于阐释，说明具有四个端口和八个存储体的多端口存储装置。
多端口半导体存储装置包括端口PORT0至PORT3，其用于将与外部装置串行地建立接口的输入数据传输到全局数据总线GIO_out和GIO_in中；存储体BANK0至BANK7，其用于经由全局数据总线GIO_out和GIO_in与端口PORT0至PORT3并行地建立接口；输入信号传输块91至94，其用于响应于模式寄存器启用信号MRE(‘MREb’是指‘MRE’的反相信号(inversesignal))而将与外部装置并行地建立接口的输入信号传输到全局数据总线GIO_out及GIO_in中；以及模式寄存器组MRS，其用于响应于模式寄存器启用信号MRE而基于经由全局数据总线GIO_out及GIO_in输入的输入信号来确定数据访问模式和测试模式中的一个。
此处，端口PORT0至PORT3及输入信号传输块91至94耦接到传输垫(TX0+、TX0-、RX0+及RX0-)至(TX3+、TX3-、RX3+及RX3-)。具体来讲，第一端口PORT0及第一输入信号传输块91耦接到传输垫TX0+、TX0-、RX0+及RX0-和一个端口。即，一个输入信号传输块共同拥有一个传输垫。全局数据总线GIO_out及GIO_in包括第一数据总线GIO_out，其用于传递经由传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)输入的输入数据；以及第二数据总线GIO_in，其用于将从存储体BANK0至BANK7输出的输出信号传递到端口PORT0至PORT3中。
如果半导体存储装置响应于模式寄存器启用信号MREb而将串行接口转换成并行接口，则输入信号传输块91至94将4位的输入信号传送到第一数据总线GIO_out中，其中每一个位是经由每一个传输垫(即，(RX0+和RX0-)至(RX3+和RX3-)的每一个)输入的。参看图9，由输入信号传输块91至94传送的4位的输入信号被传递到第一数据总线GIO_out的第一线中，该第一线耦接到第一端口PORT0。然而，在本发明的其它实施例中，可由第一数据总线GIO_out的另一线来传送4位的输入信号。
在本发明以上所描述的实施例中，存在对应于四个端口PORT0至PORT3的四个输入信号传输块91至94。然而，在本发明的另一实施例中，一个输入信号传输块可接收经由多个传输垫输入的多个位的测试信号。
图中未图标，输入信号传输块91至94的每一个包括输入驱动器，其用于从传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)的每一个接收输入信号；以及输出驱动器，其用于将从该输入驱动器输出的输入信号传送到第一数据总线GIO_out中。另外，输入信号传输块91至94的每一个可以具有位于输入驱动器与输出驱动器之间的缓冲器以用于缓冲该输入信号。
参看图9，半导体存储装置还包括测试输入/输出控制块95，其用于响应于模式寄存器启用信号MREb而在测试模式期间经由测试垫DQ0至DQ3将输入信息传递到全局数据总线GIO_out和GIO_in中。
此外，测试输入/输出控制块可以响应于模式寄存器启用信号MREb而将经由全局数据总线GIO_out从存储体BANK0至BANK7输出的输出信息传输到测试垫DQ0至DQ3中。
图9中所示的模式寄存器组MRS响应于模式寄存器启用信号MREb而根据串行接口和并行接口中的一个来确定如何操作半导体存储装置。例如，当模式寄存器启用信号MREb作为逻辑低电平被输入时，模式寄存器组MRS将半导体存储装置的串行接口转换成并行接口。
同样，模式寄存器组MRS响应于模式寄存器启用信号MREb而接收加载到第一数据总线GIO_in上、由输入信号传输块91至94传送的输入信号。接着，响应于输入信号的最低有效位(LSB)，在半导体存储装置中，模式寄存器组MRS为数据访问模式确定串行接口或为测试模式确定并行接口。例如，若输入信号的最低有效位为逻辑高电平，则执行测试模式。否则，在本发明的另一实施例中，若输入信号的最低有效位为逻辑高电平，则可执行测试模式。另外，若输入信号的最低有效位为逻辑低电平，则可执行数据访问模式。
另外，模式寄存器组MRS产生存储体选择信号，该存储体选择信号用于在测试模式期间基于所输入的存储体信息信号而选择存储体之一。接着，对应于该存储体选择信号的存储体响应于经由全局数据总线而传输的测试信号和输入信息来操作。
在测试模式期间，端口PORT0至PORT3响应于测试模式期间的模式寄存器启用信号MREb而与传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)断开(disconnect from)。如上所述，经由输入信号传输块91至94输入的输入信号经由第一数据总线GIO_in而传递到模式寄存器组MRS中。
在数据访问模式期间，经由端口PORT0至PORT3输入的输入数据经由第一数据总线GIO_in而传递到存储体BANK0至BANK3中。同样，从存储体BANK0至BANK3输出的输出信号经由第二数据总线GIO_out传递到端口PORT0至PORT3中。
图10说明设定模式寄存器组(MRS)的输入信号的帧格式。此处，输入信号具有用于并行接口的帧格式。
参看图10，如果输入具有逻辑低电平的模式寄存器启用信号MREb，则模式寄存器组MRS使用经由第一数据总线GIO_in传送的输入信号来确定半导体存储装置的内部操作模式。
输入信号由多个位构成。如表1至3中所示，输入信号的每一个位用于定义半导体存储装置的操作模式。
表1
表2
表3
如表1中所示，响应于输入信号的最低有效位‘A0’，对于直接DRAM核心测试模式，模式寄存器组MRS确定半导体存储装置以串行接口或并行接口进行操作。
例如，若‘A0’为逻辑高电平，则选择并行接口；否则，若‘A0’为逻辑低电平，则半导体存储装置以串行接口操作。
同时，如表2中所描述，‘A4’指示CAS等待时间，即，从半导体存储装置的单位单元(unit cell)输出有效数据所需要的延迟时间。此处，若‘A4’为逻辑低电平，则CAS等待时间为4(即，在4时钟周期之后输出有效数据)；否则，若‘A4’为逻辑高电平，则CAS等待时间为3。
另外，输入信号的‘A5’和‘A6’确定半导体存储装置的数据传送类型DTT。作为数据传送类型DTT，半导体存储装置可以支持四倍数据速率0(QDR0)、四倍数据速率1(QDR1)、双倍数据速率(DDR)以及单倍数据速率(SDR)。此处，数据传送类型DTT是指在测试模式(特别地，DRAM核心测试模式)期间经由测试垫DQ0至DQ3传输的输入/输出信息类型。在测试模式期间，半导体存储装置与两个内部时钟信号的上升缘、下降缘或全部两者同步地输出该输入/输出信息。
参看图10，输入信号的‘A2’和‘A3’是用于在DRAM核心测试模式期间在两个耦接的监视器之间选择屏幕(或监视器)。例如，选择对应于‘A2’与‘A3’之间的逻辑高电平位的监视器。同样，‘A1’是用于逻辑检查，例如，若‘A’为逻辑高电平，则启用逻辑检查。
此外，经由额外的(additional)垫而不是经由传输垫(TX0+、TX0-、RX0+、和RX0-)至(TX3+、TX3-、RX3+和RX3-)来输入输入信号的‘M0’至‘M2’。此处，在测试模式期间，作为存储体信息信号输入的‘M0’至‘M2’用于选择存储体BANK0至BANK7中的一个或多个存储体。模式寄存器组MRS通过使用4×8解码器来解码‘M0’至‘M2’，由此产生8个(8number)存储体选择信号。
另外，‘M0’至‘M2’是用于在测试模式期间设定模式寄存器组MRS中的值或在数据访问模式期间决定扩展MRS(EMRS)中的值。例如，若‘M0’至‘M2’全部作为逻辑低电平(即，‘L’、‘L’、‘L’)被输入，则设定模式寄存器组的值；否则，可设定扩展MRS。
图11说明设定扩展MRS(EMRS)的输入信号的帧格式。
如图所示，EMRS可分割成‘EMRS1’、‘EMRS2’和‘EMRS3’，它们通过‘M0’至‘M2’来选择。此处，当‘M0’至‘M2’作为‘L’、‘L’、‘H’被输入时，设置用于支持半导体存储装置中延迟锁存回路的操作的‘EMRS1’。若‘M0’至‘M2’作为‘L’、‘H’、‘L’被输入，则设置‘EMRS2’以用于支持串行及解串行(deserial)操作SerDes，诸如对包括在端口PORT0至PORT3中的串行化器或并行化器的控制。同样，当‘M0’至‘M2’作为‘L’、‘H’、‘H’被输入时，设置与锁相回路PLL的操作相关的‘EMRS3’。
执行直接DRAM核心测试模式不一定需要以上EMRS设置，然而，在直接DRAM测试模式期间执行EMRS设置并无不利之处。另外，在本发明的另一实施例中，可改变以上EMRS设置。
与图10中所示的输入信号类似，模式寄存器组MRS参考最低有效位‘A’以便根据用于数据访问模式的串行接口以及用于测试模式的并行接口中的一个来操作半导体存储装置。
例如，当‘M0’至‘M2’为逻辑低电平时，若‘AC10’为逻辑低电平，‘AC11’为逻辑高电平，并且‘AC12’、‘AC13’、‘C14’和‘C15’为逻辑低电平，则基于‘A0’的逻辑电平来确定图9中所示的DTM启用信号DTMEN。即，在以上情况中，若‘A0’为逻辑高电平，则启用DTM启用信号DTMEN。然而，为了在数据访问模式期间执行数据存取，将除‘A4’之外的所有位设置成逻辑低电平。
此处，经由‘AC10’至‘AC13’输入的数据被辨识为地址或命令。相反，经由‘C14’至‘C16’输入的数据被认为只是命令，而经由‘A0’至‘A9’输入的数据被认为只是地址。
在测试模式(特别地，DRAM核心测试模式)期间，需要测试输入/输出控制块95来输入或输出测试信息。
在测试模式期间，测试输入/输出控制块95响应于从模式寄存器启用信号MREb输出的DTM启用信号DTMEN而解码经由第一数据总线GIO_in传送的输入信号，以产生诸如写入指令或读取指令的内部命令信号。接着，如果产生写入指令，则测试输入/输出控制块95将经由测试垫DQ0至DQ3所输入的测试信息传输到第一数据总线GIO_in中；否则，如果产生读取指令，则测试输入/输出控制块95经由全局数据总线GIO_out将从存储体BANK0至BANK7输出的测试信息传送到测试垫DQ0至DQ3中。
下文中，参看图12和图13，描述如何使根据本发明的实施例的半导体存储装置通电以及如何执行半导体存储装置的初始化序列。
图12说明展示图9中所示的多端口半导体存储装置的控制操作的流程图。图13说明展示图12中所示的多端口半导体存储装置的控制操作的波形。
第一，作为逻辑低电平输入模式寄存器启用信号MREb，因此，半导体存储装置最初以并行接口(即，并行输入/输出接口)来操作。
接着，打开电源指示灯(power lamp)，并且将电源电压供应到半导体存储装置的内部功能块(S131)。输入内部块CLK并稳定(stabilize)该内部功能块(S132)。在大约200μs期间执行步骤S131和S132。此时，经由传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)输入的输入信号(‘A0’至‘A9’、‘AC10’至‘AC13’、以及‘C14’至‘C16’)和存储体信息信号‘M0’至‘M2’为逻辑低电平。
在步骤S131和S132之后，设置模式寄存器组MRS(S133)。如上所述，基于经由传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)输入的输入信号(‘A0’至‘A9’、‘AC10’至‘AC13’、以及‘C14’至‘C16’)和存储体信息信号‘M0’至‘M2’来设置模式寄存器组MRS。另外，如果需要，也设置扩展MRS EMRS。
在以下步骤S134中，如果输入信号的最低有效位‘A0’为逻辑高，则启用DTM启用信号DTMEN(测试启用信号)，并且半导体存储装置执行DRAM核心测试模式。
在启用DTM启用信号DTMEN之后，半导体存储装置等待约六个时钟周期。在从产生用于对所有存储体BANK0至BANK7执行预充电操作的预充电命令PCGA的定时开始大约20ns之后，半导体存储装置产生自动更新命令AREF以用于自动更新存储体BANK0至BANK7中的两个或两个以上的存储体(S136和S137)。
在大约100ns之后，在选定的存储体中开始DRAM核心测试模式(DTM)(S138)。此处，可随机或顺序地选择存储体用于测试。
在完成对所有存储体之测试之后，对所有存储体BANK0至BANK7执行预充电操作(S139)。
接着，无论半导体存储装置是否操作，决定(decide)串行接口(S140)。此处，由模式寄存器启用信号(MREb)来确定串行接口(SAM)。例如，若使模式寄存器启用信号(MREb)从逻辑低电平转变为逻辑高电平，则半导体存储装置终止DRAM核心测试模式并进入串行接口。在串行接口中，半导体存储装置经由传输垫的输入垫RX0+和RX0-至RX3+和RX3-接收从外部装置输入的数据或信号。
同时，在步骤S134中，若输入信号的‘A0’为逻辑低电平，则半导体存储装置在数据访问模式(而不是DRAM核心测试模式)中以串行接口模式进行操作(S141和S142)。在数据访问模式中，半导体存储装置以串行接口输入或输出从外部装置传输的数据/信号。
下文中，参看图9详细描述根据本发明的实施例的半导体存储装置中在DRAM核心测试模式期间的写入或读取操作。
第一，写入操作描述如下。
在DRAM核心测试模式(DTM)期间，模式寄存器启用信号MREb保持为逻辑低电平‘0’。当模式寄存器启用信号MREb作为逻辑低电平被输入时，模式寄存器组MRS确定半导体存储装置进入用于DRAM核心测试模式的并行接口。
在通过模式寄存器组MRS而开始的DRAM核心测试模式中，通过输入信号传输块91至94将输入信号传送到第一数据总线GIO_in中，该输入信号的每一个位经由传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和产RX3-)以及虚设垫(S1)并行输入。此时，即，在DRAM核心测试模式期间，端口PORT0至PORT3不接收任何信号或数据。然而，在数据访问模式期间，若模式寄存器启用信号MREb为逻辑高电平‘1’，则信号或数据可输入到端口PORT0至PORT3。
模式寄存器组MRS接收通过输入信号传输块91至94经由第一数据总线GIO_in传送的输入信号。根据输入信号的预定位，DTM启用信号DTMEN作为逻辑低电平被启动。
同样，模式寄存器组MRS解码存储体信息信号M0至M2以产生存储体选择信号T_BKEN<0:7>。此处，存储体选择信号T_BKEN<0:7>被输入到存储体控制器BC0至BC7，所述存储体控制器的每一个被包括在存储体BANK0至BANK7的每一个中。存储体选择信号T_BKEN<0:7>经由额外总线而不是第一数据总线GIO_in和第二数据总线GIO_out传递到存储体控制器BC0至BC7中。
响应于DTM启用信号DTMEN，测试输入/输出控制块95解码经由第一数据总线GIO_in所传送的输入信号以产生内部写入指令，并且将经由测试垫DQ0至DQ3输入的测试信息传输到第一数据总线GIO_in。
存储体控制器BC0至BC7接收存储体选择信号T_BKEN<0:7>，并且根据该存储体选择信号T_BKEN<0:7>来确定将经由第一数据总线GIO_in输入的输入信号和测试信息输入到哪个存储体。
例如，若经由第一数据总线GIO_in传递的测试信息和输入信号是用于测试第一存储体BANK0，则仅存储体选择信号T_BKEN<0:7>的‘T_BKEN<0>’具有逻辑高电平。接着，仅启用第一存储体BANK0中的存储体控制器BC0，并且将测试信息和输入信号输入到第一BANK0。此时，存储体控制器BC0解码输入信号以产生写入指令，并通过使用该写入指令和包括在该输入信号中的地址信号来控制第一存储体BANK0。最后，在第一存储体BANK0中，响应于写入指令，通过写入驱动器W/D(图中未示出)将测试信息储存在对应于该地址信号的单位单元中。
接着，读取操作描述如下。
在DRAM测试模式(DTM)期间，读取操作与上述写入操作类似。然而，在读取操作中，半导体存储装置经由传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)接收含有读取命令的输入信号，并且将对应于输入信号的输出信息输出到测试垫DQ0至DQ3。
与写入操作类似，模式寄存器启用信号MREb被保持为逻辑低电平‘0’。通过输入信号传输块91至94将输入信号传送到第一数据总线GIO_in中，该输入信号的每一个位经由传输垫(TX0+、TX0-、RX0+和RX0-)至(TX3+、TX3-、RX3+和RX3-)和虚设垫(S1)而并行输入。测试输入/输出控制器95响应于DTM启用信号DTMEN而通过解码经由第一数据总线GIO_in所传送的输入信号来产生内部读取指令。此时，该内部读取指令不将测试信息传输到第一数据总线GIO_in。
存储体控制器BC0至BC7接收存储体选择信号T_BKEN<0:7>，并根据该存储体选择信号T_BKEN<0:7>来确定将经由第一数据总线GIO_in输入的输入信号和测试信息输入到哪个存储体。所选择的存储体将输出信息输出到第二数据总线GIO_out，其中该输出信息对应于读取指令以及包括在输入信号中的地址信号。
测试输入/输出控制器95接收加载到第二数据总线上的输出信息，并且响应于从输入信号解码的读取指令将输出信息输出到测试垫DQ0至DQ3。
通过使用具有四个端口、八个存储体和16位的帧结构的多端口半导体存储装置的例示性实施例来描述根据本发明的实施例的半导体存储装置，但是本发明可不受上述半导体存储装置的特定结构的限制。本发明可应用于支持与外部装置的串行数据接口和并行数据接口两者的半导体存储装置。
根据本发明的可支持与外部装置的串行数据接口和并行数据接口两者的半导体存储装置最初以并行数据接口操作，接着选择用于数据访问模式的串行数据接口与用于测试模式的并行数据接口中的一个，由此评估半导体存储装置的效能。
虽然已参考特定实施例描述了本发明，但是本领域技术人员将明白，可在不偏离所附权利要求书中所定义的本发明的精神和范围情况下做出各种改变和修改。
权利要求
1.一种半导体存储装置，其包含多个端口，其用于将输入数据传输到全局数据总线中；多个存储体，其用于经由该全局数据总线与该多个端口并行地建立接口；多个输入信号传输块，其用于响应于模式寄存器启用信号将输入信号传输到该全局数据总线中；以及模式寄存器组，其用于基于输入到该全局数据总线中的该输入信号来确定数据访问模式和测试模式中的一个。
2.如权利要求1所述的半导体存储装置，其中所述多个端口和所述多个输入信号传输块耦接到传输垫，并且一个端口和一个输入信号传输块共同拥有一个传输垫。
3.如权利要求2所述的半导体存储装置，还包含测试输入/输出控制块，其用于在所述测试模式期间响应于所述模式寄存器启用信号而经由测试垫将输入信息传递到所述全局数据总线中。
4.如权利要求3所述的半导体存储装置，其中所述测试输入/输出控制块响应于所述模式寄存器启用信号而经由所述全局数据总线将来自所述多个存储体的输出信息传输到所述测试垫中。
5.如权利要求3所述的半导体存储装置，其中所述模式寄存器组响应于所述输入信号的最低有效位(LSB)而确定数据访问模式或测试模式。
6.如权利要求4所述的半导体存储装置，其中若所述输入信号的最低有效位为逻辑高电平，则执行测试模式。
7.如权利要求5所述的半导体存储装置，其中若所述输入信号的最低有效位为逻辑高电平，则执行测试模式。
8.如权利要求1所述的半导体存储装置，其中所述端口的至少一个在所述测试模式期间响应于所述模式寄存器启用信号而与传输垫断开。
9.如权利要求4所述的半导体存储装置，其中若所述输入信号的最低有效位为逻辑低电平，则执行数据访问模式。
10.如权利要求2所述的半导体存储装置，其中所述全局数据总线包括第一数据总线，其用于传递经由所述传输垫输入的输入数据；以及第二数据总线，其用于将从所述多个存储体输出的输出信号传递到所述多个端口中。
11.如权利要求10所述的半导体存储装置，其中经由所述输入信号传输块之一输入的输入信号在测试模式期间经由所述第一数据总线传递到所述模式寄存器组中。
12.如权利要求10所述的半导体存储装置，其中经由所述多个端口之一输入的输入数据在数据访问模式期间经由所述第一数据总线传递到所述存储体中。
13.如权利要求10所述的半导体存储装置，其中从所述多个存储体输出的输出信号在数据访问模式期间经由所述第二数据总线传递到所述多个端口中。
14.如权利要求1所述的半导体存储装置，其中所述模式寄存器组产生存储体选择信号，该存储体选择信号用于在所述测试模式期间基于输入的存储体信息信号来选择所述多个存储体之一。
15.如权利要求14所述的半导体存储装置，其中对应于所述存储体选择信号的存储体响应于经由所述全局数据总线传输的测试信号和所述输入信息来操作。
16.一种用于支持半导体存储装置与外部装置的串行和并行接口的方法，其中该半导体存储装置包括用于将输入数据传输到全局数据总线中的多个端口以及用于经由该全局数据总线与该多个端口并行地建立接口的多个存储体，该方法包含响应于模式寄存器启用信号而将输入信号传输到所述全局数据总线中；以及响应于所述模式寄存器启用信号而基于经由所述全局数据总线输入的输入信号来确定数据访问模式和测试模式之一。
17.如权利要求16所述的方法，其中所述半导体存储装置在所述数据访问模式期间与外部装置串行地建立接口。
18.如权利要求16所述的方法，其中所述半导体存储装置在所述测试模式期间与外部装置并行地建立接口。
19.如权利要求16所述的方法，其中响应于所述输入信号的最低有效位(LSB)来确定数据访问模式和测试模式之一。
20.如权利要求19所述的方法，其中若所述输入信号的最低有效位为逻辑高电平，则执行测试模式。
21.如权利要求19所述的方法，其中若所述输入信号的最低有效位为逻辑高电平，则执行测试模式。
22.一种用于支持半导体存储装置与外部装置的串行及并行接口的方法，其包含响应于模式寄存器启用信号而将输入信号传输到全局数据总线中；响应于所述模式寄存器启用信号而基于经由所述全局数据总线输入的输入信号来确定数据访问模式和测试模式之一；若执行数据访问模式，则与外部装置串行地建立接口；以及若执行测试模式，则与外部装置并行地建立接口。
23.如权利要求22所述的方法，还包含响应于模式寄存器启用信号而在测试模式终止之后确定是否执行数据访问模式。
全文摘要
本发明提供一种半导体存储装置，包括多个端口，其用于将与外部装置串行地建立接口的输入数据传输到全局数据总线中；多个存储体，其用于经由全局数据总线与多个端口并行地建立接口；多个输入信号传输块，其用于响应于模式寄存器启用信号而将与外部装置并行地建立接口的输入信号传输到全局数据总线中；以及模式寄存器组，其用于基于经由全局数据总线输入的输入信号来确定数据访问模式和测试模式之一。
文档编号G11C29/00GK101060008SQ20071009610
公开日2007年10月24日 申请日期2007年4月13日 优先权日2006年4月13日
发明者都昌镐 申请人:海力士半导体有限公司