专利名称：半导体存储装置的制作方法
技术领域：
本发明涉及一种半导体存储装置，特别是涉及一种在内核测试模式期间使用并行输入/输出(I/O)接口或串行I/O接口来与外部装置进行数据通信的半导体存储装置。
背景技术：
通常，包括随机存取存储器(RAM)的多数存储装置具有一具有多个I/O接脚组的单端口。该单端口被提供用于与外部芯片组进行数据交换。具有单端口的存储装置使用并行I/O接口以经由连接至多个I/O接脚的信号线来同时传送若干位的数据。亦即，经由多个I/O接脚来与外部装置并行地交换数据。
I/O接口为藉由经由信号线来连接具有不同功能的单元装置从而准确地传送I/O数据的电子机制及机械机制。应将在稍后描述的I/O接口理解为具有与上述I/O接口相同的意义。另外，信号线表示用以传送诸如地址信号、数据信号及控制信号的信号的总线。为便于解释，将信号线称为总线。
因为并行I/O接口经由若干总线来同时传送若干位的数据，所以其具有极好的数据处理效率(速度)。因此，并行I/O接口广泛用于需要高速的短距离传输。然而，因为并行I/O接口具有大量用于传送I/O数据的总线，所以在距离较长时产品成本增加。在多媒体系统的硬件方面，由于单端口的限制，所以必须独立地组态多个存储装置以支持各种多媒体功能。此外，在执行某一功能时，不可同时执行另一功能。
为了克服这些问题，已做出许多努力以使具有串行I/O接口的存储装置取代具有并行I/O接口的存储装置。鉴于与具有串行I/O接口的其它装置的兼容性的扩展，需要将半导体存储装置的I/O环境改变为串行I/O接口。另外，将诸如音讯或视讯处理器的应用装置嵌入于诸如高清晰度电视(HDTV)及液晶显示器(LCD)TV的显示装置中。因为这些应用装置需要独立的数据处理，所以愈加需要具有串行I/O接口以经由多个端口来传送数据的多端口存储装置。
作为参考，提出一种在申请日为2006年9月27日、名称为″MULTI-PORTMEMORY DEVICE WITH SERIAL INPUT/OUTPUT INTERFACE″的共同拥有的待审美国申请11/528,970中披露的半导体存储装置。
图1为现有多端口存储装置的概念图。在图1中，说明具有四个端口及八个存储器组的多端口存储装置。该多端口存储装置具有一16位数据帧且执行64位预取操作。
该多端口存储装置包括第一至第四端口PORT0至PORT3、第一至第八存储器组BANK0至BANK3及BANK4至BANK7、第一全域数据总线GIO_OUT、第二全域数据总线GIO_IN，及第一至第八存储器组控制器BC0至BC7。第一至第四端口PORT0至PORT3在列方向上配置于内核区的中央部分以独立地与不同目标外部装置进行串行数据通信。第一至第八存储器组BANK0至BANK3及BANK4至BANK7在列方向上配置于端口PORT0至PORT3的上方及下方。第一全域数据总线GIO_OUT在列方向上配置于第一至第四存储器组BANK0至BANK3与第一至第四端口PORT0至PORT3之间以并行地传送数据。第二全域数据总线GIO_IN在列方向上配置于第五至第八存储器组BANK4至BANK7与第一至第四端口PORT0至PORT3之间以并行地传送数据。第一至第八存储器组控制器BC0至BC7控制第一及第二全域数据总线GIO_OUT及GIO_IN与存储器组BANK0至BANK7之间的信号传送。
具体的说，如图2所示，第一至第八存储器组BANK0至BANK7中的每一个包括一存储器单元阵列10、一列译码器11、一行译码器12、一均衡器(未图标)、一写入驱动器13及一数据总线读出放大器14。存储器单元阵列10包括配置成N×M矩阵(其中M及N为正整数)的多个存储器单元。第一至第八存储器组BANK0至BANK7将内核区二等分。亦即，第一至第八存储器组BANK0至BANK7以下述方式来对称配置第一至第四存储器组BANK0至BANK3在列方向上配置于端口PORT0至PORT3上方，而第五至第八存储器组BANK4至BANK7在列方向上配置于端口PORT4至PORT7下方。数据总线为对应于行线的位线。
第一至第四端口PORT0至PORT3配置于内核区的中央部分且连接至第一及第二全域数据总线GIO_OUT及GIO_IN，使得其可存取所有存储器组BANK0至BANK7。另外，如图3所示，端口PORT0至PORT3中的每一个独立地包括一用于经由接收垫片RX来接收输入信号的接收部分41及一用于经由传输垫片TX来将输出信号传输至外部装置的传输部分42，使得可同时传送自外部装置(应用装置)经由接收垫片RX输入的输入信号及自存储器组BANK0至BANK7经由第一全域数据总线GIO_OUT输出的输出信号。
接收部分41将经由接收垫片RX自外部装置串行输入的20位帧的输入信号并行转换为适合于DRAM的操作的26位有效信号。该26位有效信号由8位端口/存储器组选择信号Pi_BK<0:7>(其中i为对应于端口的数目的正整数且为0至3)及18位输入有效数据信号Pi_RX<0:17>(其中i为0至3)组成。另外，18位输入有效数据信号Pi_RX<0:17>由一命令标志信号、一列地址选通(RAS)/数据屏蔽(DM)，及16位命令/地址/数据信号组成。在此点上，16位命令/地址/数据信号为可识别为命令、地址或数据的信号。
图4A至图4F说明作为用于信号传输的协议的信号的帧格式。具体而言，图4A至4F分别说明一基本帧格式、一写入命令帧格式、一写入数据帧格式、一读取命令帧格式、一读取数据帧格式及一命令帧格式。
作为一实例，将在下文描述图4B及4C的写入命令/数据帧格式。
参照图4B，写入命令帧格式包括自外部装置输入的20位串行信号。第19及第18位″PHY″为物理链路编码位，第17位为″CMD″，且第16至第14位分别为″ACT″(启用)及″WT″(写入)，及″PCG″(预充电)信号。″ACT″、″WT″及″PCG″分别表示一内部启用信号、一内部写入命令信号及一内部停用信号。举例而言，第17至第14位在常规写入操作期间为″1010″且在自动预充电写入操作期间为″1011″。第13至第10位″UDM″用作应用4时钟的写入数据的高字节写入数据屏蔽。第9至第6位″BANK″为在写入操作期间写入的存储器组数据。第5至第0位″COLUMN ADDRESS″为行地址。
在图4C的写入数据帧中，在输入图4B的写入命令帧之后，输入用于4个时钟的16位写入数据。在写入数据帧格式中，第17位″CMD″必须为低(0)，且第16位″LDM″意谓输入数据的低字节写入数据屏蔽(mask)。第15至第8位″UPPER BYTE″及第7至第0位″LOWER BYTE″分别意谓写入数据的高字节及低字节。
在下文中将参照图3来描述接收部分41的结构。
参见图3，接收部分41包括一并行器411、一命令产生器412、一存储器组地址产生器413、一存储器组地址输出单元414，及一输入有效数据输出单元415。
并行器411经由接收垫片RX自外部装置接收作为串行信号输入的20位(1帧)输入信号，且将所述20位输入信号转换为20位并行信号。
命令产生器412藉由使用自并行器411输出的20位帧输入信号中的第17位(命令标志位)来判定输入信号执行何种操作。亦即，当在图4的帧中的第17位为″0″时，将该输入信号判定为用于执行写入操作的信号。当第17位为″1″时，将该输入信号判定为用于执行读取操作的信号。另外，命令产生器412输出在输入信号的位中用作存储器组数据的位。因为提供了八个存储器组，所以使用3位且所述位包含于图4的帧有效负载中。
存储器组地址产生器413自命令产生器412接收位(在此实例中为3位)，所述位用作用于在存储器组BANK0至BANK7中选择相应存储器组的选择数据，且存储器组地址产生器413产生8位存储器组地址。为此，以3×8译码器来建构存储器组地址产生器413以接收3位输入信号且输出8位输出信号。
存储器组地址输出单元414自存储器组地址产生器413接收存储器组地址，且经由第二全域数据总线GIO_IN来传送8位存储器组选择信号Pi_BK<0:7>。藉由多个输出驱动器来建构存储器组地址输出单元414。输出驱动器是本领域技术人员所熟知的。
输入有效数据输出单元415自并行器411接收18位有效数据信号Pi_RX<0:17>，且经由第二全域数据总线GIO_IN来传送。与存储器组地址输出单元414类似，藉由多个输出驱动器来建构输入有效数据输出单元415。
传输部分42使自存储器组BANK0至BANK7经由第一全域数据总线GIO_OUT并行地输入的输出有效数据信号Pi_DATA<0:15>(其中i为0至3)串行化。
传输部分42包括一串行器421及一输出有效数据输入单元422。
输出有效数据输入单元422经由第一全域数据总线GIO_OUT自存储器组BANK0至BANK7并行地接收16位输出有效数据信号Pi_DATA<0:15>，基于传送协议，在命令产生器412的控制(根据写入或读取操作对数据信号的I/O控制)下，分组化输出有效数据信号Pi_DATA<0:15>，且接着产生具有20位帧的输出信号。藉由多个输入驱动器来建构输出有效数据输入单元422。
串行器421使自输出有效数据输入单元422并行输入的20位输出信号串行化，且经由传输垫片TX来序列地输出经串行化的20位输出信号。
第一全域数据总线GIO_OUT包括64条总线(16(数据位的数目)×4(端口的数目))以独立地将自存储器组BANK0至BANK7输入的输出有效数据信号Pi_DATA<0:15>并行地传送至端口PORT0至PORT3。
第二全域数据总线GIO_IN包括104条总线(26(数据位的数目)×4(端口的数目))以独立地将自端口PORT0至PORT3输入的26位信号(18位输入有效数据信号及8位存储器组选择信号)并行地传送至存储器组BANK0至BANK7。
第一及第二全域数据总线GIO_OUT及GIO_IN连接至区域数据总线以将数据传送至存储器组控制器BC0至BC7或端口PORT0至PORT3。亦即，区域数据总线将第一及第二全域数据总线GIO_OUT及GIO_IN连接至存储器组控制器BC0至BC7及端口PORT0至PORT3。为方便起见，在图1中说明第一至第四区域数据总线LIO_BOUT、LIO_BIN、LIO_P1及LIO_P2。
将存储器组控制器BC0至BC7逐个安装于存储器组中以管理各个的存储器组BANK0至BANK7。存储器组控制器BC0至BC7管理在存储器组BANK0至BANK7与端口PORT0至PORT3之间的信号传送。如图5所说明的，存储器组控制器BC0至BC7中的每一个包括一并行器61、一串行器62、一状态机63、一输入信号状态判定器64、一存储器组选择器65及一端口选择器66。
响应于端口/存储器组选择信号P/B_SELECT，存储器组选择器65在自端口PORT0至PORT3独立输入的输入有效数据信号Pi_RX<0:17>中选择将被输入至相应存储器组的信号，且将所选信号传送至相应存储器组。此操作的原因为输入有效数据信号Pi_RX<0:17>可经由第二全域数据总线GIO_IN自所有端口PORT0至PORT3同时输入。在此点上，端口/存储器组选择信号P/B_SELECT包括自图3所说明的存储器组BANK0至BANK3的存储器组地址输出单元414输出的存储器组选择信号Pi_BK<0:7>。存储器组选择器65接收26位信号，所述26位信号包括经由第一全域数据总线GIO_IN自端口PORT0至PORT3输入的18位输入有效数据信号Pi_RX<0:17>及用于选择存储器组BANK0至BANK7的8位端口/存储器组选择信号Pi_BK<0:7>，且输出18位存储器组有效数据信号BRX<0:17>。
在自存储器组选择器65输出的18位存储器组有效数据信号BRX<0:17>中，将16位用作用于判定数据、地址或存储器组的状态的信号(命令信号)，1位用作启用标志信号，且1位用作用于判定16位信号是为数据信号、地址信号还是命令信号的命令标志信号。作为一实例，将BRX<17>用作命令标志信号，且将BRX<16>用作启用标志信号。将命令标志信号BRX<17>用作状态机63的致能信号，且将启用标志信号BRX<16>用作充当DRAM的操作信号的RAS/DM信号。RAS为用于控制整个DRAM的芯片致能信号且为DRAM的初始操作信号。
输入信号状态判定器64自存储器组选择器65接收18位存储器组有效数据信号BRX<0:17>，且判定18位存储器组有效数据信号BRX<0:17>是数据、地址还是命令信号。具体而言，使用为18位存储器组有效数据信号BRX<0:17>的最高有效位的命令标志信号的状态(0或1)，输入信号状态判定器64判定除第17位BRX<16>以外，16位信号BRX<0:15>是数据信号、地址信号还是命令信号。当16位信号BRX<0:15>并非数据信号时，输入信号状态判定器64将18位信号BRX<0:17>输出至状态机63。另一方面，当16位信号BRX<0:15>为数据信号时，输入信号状态判定器64将16位信号BRX<0:15>输出至并行器61。
状态机63自输入信号状态判定器64接收18位存储器组有效数据信号BRX<0:17>，且输出地址/命令信号ADD/COM以用于藉由使用所接收的信号来控制DRAM的操作。响应于地址/命令信号ADD/COM而产生内部命令信号、内部地址信号及内部控制信号。内部命令信号包括内部启用命令信号ACT、内部停用命令信号PCG、内部读取命令信号READ，及内部写入命令信号WRITE。内部地址信号包括列地址XADD及行地址YADD。内部控制信号包括输入数据选通信号DSTROBE16<0:3>及DSTROBE64、控制信号DRVEN_P<0:3>、管道输入选通信号PINSTROBE及管道输出控制信号POUT<0:3>。
图6为图5所示的状态机63的方块图。
状态机63包括一命令产生器631、一输入数据选通产生器632、一列地址产生器633、一行地址产生器634、一读取数据管道控制器635及一数据输出控制器636。
命令产生器631响应于存储器组有效数据信号BRX<0:17>的最高有效位BRX<17>而致能，且对位BRX<0:15>进行译码以产生内部命令信号，诸如内部启用命令信号ACT、内部停用命令信号PCG、内部读取命令信号READ，及内部写入命令信号WRITE。藉由一接收n个数字信号以产生2n个数字信号的译码器来建构命令产生器631。
输入数据选通产生器632响应于存储器组有效数据信号BRX<0:17>的最高有效位BRX<17>及写入命令信号WRITE而产生输入数据选通信号DSTROBE16<0:3>及DSTROBE64。将输入数据选通信号DSTROBE16<0:3>及DSTROBE64用作用于控制并行器61的操作的控制信号。
列地址产生器633(同步)响应于内部启用命令信号ACT而产生存储器组有效数据信号BRX<0:m>(其中m为一正整数)作为列地址XADD<0:m>。
行地址产生器634响应于写入命令信号WRITE及读取命令信号READ而产生存储器组有效数据信号BRX<0:n>(其中n为一正整数)作为行地址YADD<0:n>。
读取数据管道控制器635响应于读取命令信号READ产生管道输入选通信号PINSTROBE及管道输出控制信号POUT<0:3>。
数据输出控制器636响应于读取命令信号READ而使用存储器组选择信号Pi_BK<0:7>来产生控制信号DRVEN_P<0:3>。作为一实例，用于选择存储器组BANK0的信号由参考符号BK0_P<0:3>来指定及指示。将控制信号DRVEN_P<0:3>用作用于控制端口选择器66的操作的控制信号。
并行器61使自信号状态判定器64传送的存储器组有效数据信号BRX<0:15>并行化，且输出64位并行信号。亦即，当自输入信号状态判定器64传送的信号BRX<0:15>以先前经并行化的信号格式输入时，在存储器组BANK0至BANK7的存储器单元区中读取或写入64位数据。因此，需要将16位数据转换为64位数据。
串行器62响应于管道输入选通信号PINSTROBE及管道输出控制信号POUT<0:3>而自连接至存储器组的数据总线的64个数据总线读出放大器14接收64位数据信号，且将64位数据信号串行化为16位数据信号DO<0:15>。
如图5所说明的，端口选择器66自串行器62序列地接收数据信号DO<0:15>(接收16位)，且将输出有效数据信号Pi_DATA<0:15>输出至由端口/存储器组选择信号P/B_SELECT选择的端口。
藉由去复用器(DEMUX)来建构端口选择器66。将去复用器分配给各个端口PORT0至PORT3，使得其可独立地执行所有端口PORT0至PORT3的信号传送。另外，各个去复用器中的每一个包括16个驱动器，以便处理16位数据信号DO<0:15>。
因为自存储器组BANK0至BANK7输出至端口PORT0至PORT3的信号经由第一全域数据总线GIO_OUT来由所有存储器组BANK0至BANK7共享，所以最好以三态缓冲器来建构各个驱动器以不影响其它存储器组。
在下文将描述多端口存储装置的操作。
图7为说明输入信号Pi_BK<0:7>自端口PORT0至PORT3至存储器组BANK0至BANK7的传送路径的图，且图8为说明输出信号Pi_DATA<0:15>自存储器组BANK0至BANK7至端口PORT0至PORT3的传送路径的图。在图7中，BKj_P<0:3>(其中j为0至7)表示一与存储器组选择信号Pi_BK<0:7>相同的信号，但为了便于解释，藉由一不同参考符号来指示。
首先，在下文中描述输入信号自第一端口PORT0至第二存储器组BANK1的传送路径。
参照图7，经由接收垫片RX来将18位输入信号(除了物理链路编码位以外)自外部装置串行地输入至第一端口PORT0。第一端口PORT0将18位输入信号转换为26位有效信号且经由第二全域数据总线GIO_IN来传送。因为第二全域数据总线GIO_IN经由第二区域数据总线LIO_BIN(见图1)连接至所有存储器组BANK0至BANK7，所以经由第二区域数据总线LIO_BIN可将26位有效信号传送至存储器组BANK0至BANK7的存储器组选择器65(见图5)。
因为自第一端口PORT0传送的26位有效信号(尤其是输入有效数据信号P0_RX<0:17>)必须仅传送至第二存储器组BANK1，所以有必要防止将所述信号传送至除第二存储器组BANK1以外的所有存储器组BANK0及BANK2至BANK7。为此目的，使用存储器组选择信号P0_BK<0:7>。
存储器组选择信号P0_BK<0:7>由与输入有效数据信号P0_RX<0:7>一起自端口PORT0提供的26位有效信号组成。存储器组选择信号P0_BK<0:7>与输入有效数据信号P0_RX<0:17>一起经由第二全域数据总线GIO_IN输入至第二存储器组BANK1的存储器组选择器65，且控制存储器组选择器65。
用于管理第二存储器组BANK1的输入信号传送的存储器组选择器65响应于存储器组选择信号P0_BK<0:7>(亦即，BK1_P<0:3>)而致能，经由第二全域数据总线GIO_IN来接收输入有效数据信号P0_RX<0:17>，且将所接收的信号P0_RX<0:17>传送至第二存储器组BANK1。在此点上，因为剩余的存储器组选择信号BK0_P<0:3>及BK2_P<0:3>至BK7_P<0:3>被去激活(deactivated)为一逻辑高状态或一逻辑低状态，所以存储器组BANK0及BANK2至BANK7的存储器组选择器65未被致能，使得输入有效数据信号P0_RX<0:17>不传送至存储器组BANK0及BANK2至BANK7。
接下来，将在下文描述输出信号自第二存储器组BANK1至第一端口PORT0的传送路径。
参照图8，藉由第二存储器组控制器BC1的串行器62将自第二存储器组BANK1输出的64位数据信号串行化为16位数据信号DO<0:15>，且将16位数据信号DO<0:15>输出至端口选择器66(例如，去复用器)。去复用器响应于在控制信号DRVEN_P<0:3>中的经启用的控制信号DRVEN_P<0>而经由第一全域数据总线GIO_OUT来传送数据信号DO<0:15>作为输出有效数据信号P0_DATA<0:15>。
经由第一全域总线GIO_OUT传送的输出有效数据信号经由第三区域数据总线LIO_P1传送至第一端口PORT0。
接下来，将描述多端口存储装置的常规读取操作。常规读取操作为自相应存储器组的特定地址读取数据。
参照图1，经由接收垫片RX来将对应于读取操作的输入信号(见图4D及图4E)串行地输入至第一端口PORT0，且并行器411使所述输入信号并行化以输出26位有效信号。
经由第二全域数据总线GIO_IN来将自第一端口PORT0输出的26位有效信号输入至管理第二存储器组BANK1的第二存储器组控制器BC1的存储器组选择器65。在此点上，因为第二存储器组控制器BC1的存储器组选择器65经由第二区域数据总线LIO_BIN连接至第二全域数据总线GIO_IN，所以亦自第二至第四端口PORT1至PORT3及第一存储器组BANK0来接收信号。
因此，自端口PORT0至PORT3输入的26位有效信号含有8位存储器组选择信号Pi_BK<0:7>，由存储器组选择信号Pi_BK<0:7>来选择相应的存储器组。因为仅启用存储器组选择信号P0_BK<1>，所以存储器组BANK1的第二存储器组控制器BC1并不自第二至第四端口PORT1至PORT3接收26位信号(其并非有效信号)，但自第一端口PORT0接收输入有效数据信号P0_RX<0:17>。
第二存储器组控制器BC1的状态机63藉由使用输入有效数据信号P0_RX<0:17>来启用内部启用信号ACT及读取命令信号READ，藉由使用经启用的内部启用信号ACT及经启用的读取命令信号READ来经由列/行地址产生器633及634来产生第二存储器组BANK1的列/行地址XADD及YADD，经由读取数据管道控制器635来启用管道输入选通信号PINSTROBE及管道输出控制信号POUT，且经由数据输出控制器636来启用控制信号DRVEN_P。
响应于自第二存储器组控制器BC1输入的读取命令信号READ，来自第二存储器组BANK1的64位数据经由数据线藉由64个数据总线读出放大器来放大，且输出至串行器62。
响应于管道输入选通信号PINSTROBE及管道输出控制信号POUT<0:3>而将输入至串行器62的64位输出信号串行化为16位信号。亦即，串行器62将64位输出信号转换为四个单位串行信号(其每一个为16位)，将其临时储存，且以16位为单位将其序列地输出至端口选择器66。
端口选择器66响应于对应如图5所说明的存储器组选择信号BK0_P<0:3>的控制信号DRVEN_P<0:3>而经由第一全域数据总线GIO_OUT以16位为单位来将数据信号DO<0:15>作为输出有效数据信号P0_DATA<0:15>输出至所选择的端口PORT0。
如图3所说明，第一端口PORT0经由第一全域数据总线GIO_OUT来并行地接收输出有效数据信号P0_DATA<0:15>。输出有效数据信号P0_DATA<0:15>藉由串行器421串行化且经由传输垫片TX传送至相应外部装置。
接下来，将描述多端口存储装置的常规写入操作。常规写入操作为将数据写入至相应存储器组的特定地址。自接收垫片RX接收四个帧的输入信号。第一帧对应于命令信号(在下文中称为命令帧)(见图4B)，且剩余三个帧对应于数据信号(在下文中称为数据帧)(见图4C)。输入信号中的每一个为16位。亦即，输入信号为64位。
参照图1，对应于写入操作的命令帧及数据帧经由接收垫片RX而串行地输入至第一端口PORT0，且并行器411并行化所述串行帧信号以输出26位有效信号。
经由第二全域数据总线GIO_IN来将自第一端口PORT0输出的26位有效信号输入至管理第二存储器组BANK1的第二存储器组控制器BC1的存储器组选择器65。在此点上，因为第二存储器组控制器BC1的存储器组选择器65经由第二区域数据总线LIO_BIN连接至所有第二全域数据总线GIO_IN，所以亦自第二至第四端口PORT1至PORT3及第一存储器组BANK0接收信号。
因此，自端口PORT0至PORT3输入的26位有效信号含有8位存储器组选择信号Pi_BK<0:7>，由存储器组选择信号Pi_BK<0:7>来选择相应存储器组。因为仅启用存储器组选择信号P0_BK<1>，所以第二存储器组BANK1的第二存储器组控制器BC1并不自第二至第四端口PORT1至PORT3接收26位信号(其并非有效信号)，但自第一端口PORT0接收输入有效数据信号P0_RX<0:17>。
第二存储器组控制器BC1的状态机63藉由使用输入有效数据信号P0_RX<0:17>来启用内部启用信号ACT及写入命令信号WRITE，藉由使用经启用的内部启用信号ACT及经启用的写入命令信号WRITE而经由列/行命令地址产生器633及634来产生存储器组BANK1的列/行地址XADD及YADD，且经由输入数据选通产生器632来启用输入数据选通信号DSTROBE16<0:3>及DSTROBE64。
在此状态下，藉由并行器61(见图6)来将对应于连续输入的三数据帧信号的有效数据信号BRX<0:15>中的有效数据信号的16位存储器组有效数据信号BRX<0:15>并行化为64位(16×4)。同时，经由写入驱动器W/D来将64位信号写入至存储器组BANK1的存储器单元阵列10。
如上所述，当在写入操作期间将四帧信号(命令帧及数据帧)连续地输入至一存储器组时，将64个数据位同时写入至存储器单元。若在四个帧全部输入之前执行了其它命令(中断操作)，则仅将在该时刻之前输入的数据写入至存储器单元。
此包括多个端口的多端口存储装置需要一高速操作以高速测试支持串行I/O接口的端口的测试装置。然而，现有测试装置不可高速地支持串行I/O接口，使得用于测试多端口存储装置的时间增加。
因此，为了减少用于测试多端口存储装置的时间，需要将串行I/O接口转换为并行I/O接口。
发明内容
因此，本发明的一目的是提供一种与外部装置进行高速串行数据通信的多端口存储装置。该多端口存储装置可支持各种I/O数据传送模式，诸如单数据速率(SDR)、双数据速率(DDR)及四倍数据速率(QDR)，且藉由在并行I/O接口中执行内核测试来减少用于测试多端口存储装置的时间。
因此，本发明的另一目的是提供一种以并行I/O接口来执行数据通信的半导体存储装置。该半导体存储装置在测试模式期间可支持各种I/O数据传送模式且减少用于测试多端口存储装置的时间。
根据本发明的一个方面，提供一种半导体存储装置，其包括多个第一垫片(pad)；多个端口，其用于经由所述第一垫片来与外部装置进行串行数据通信；多个存储器组(bank)，其用于与该多个端口进行并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的并行数据通信；及一测试模式控制器，其用于在内核测试模式期间藉由将串行数据通信转换为并行数据通信而在各种数据传送模式下执行内核测试。
根据本发明的另一方面，提供一种与外部装置进行并行数据通信的半导体存储装置，该半导体存储装置包括一模式设定单元，其用于响应于在内核测试模式期间经由多个第一垫片并行输入的模式寄存器致能信号而产生一模式设定信号；一时钟产生单元，其用于响应于该模式设定信号而接收一外部时钟信号且产生第一及第二内部时钟信号；及一测试输入/输出(I/O)控制单元，其用于在内核测试模式期间与第一及第二内部时钟信号同步地控制经由多个第二垫片的输入/输出(I/O)数据信号的输入及输出。
图1为现有多端口存储装置的方块图；图2为图1中所说明的存储器组的示意图；图3为图1中所说明的端口的方块图；图4为说明输入至图1的端口的信号的帧格式的图；图5为图1中所说明的存储器组控制器的方块图；图6为图5中所说明的状态机的方块图；图7为说明输入信号自端口至存储器组的传送路径的图；图8为说明输出信号自存储器组至端口的传送路径的图；图9为根据本发明的一实施例的多端口存储装置的方块图；图10为图9中所说明的测试I/O控制器的方块图；图11为说明由各种数据传送模式来分类的写入操作的图；以及图12为说明由各种数据传送模式来分类的读取操作的图。
具体实施例方式
将结合附图详细描述根据本发明的示范性实施例的半导体存储装置。
图9为根据本发明的一实施例的多端口存储装置的方块图。所发明的多端口存储装置的常规操作与现有多端口存储装置的常规操作大体上相同。在下文中，解释多端口存储装置的一DRAM内核测试模式。
该多端口存储装置包括一模式设定单元91、一时钟产生单元92及一测试输入/输出(I/O)控制单元93。模式设定单元91响应于一模式寄存器致能信号MREB及第一及第二数据传送模式选择信号DTT0及DTT1而输出第一至第四模式设定信号TQDR0、TQDR1、TDDR及TSDR。此处，在DRAM内核测试模式期间致能模式寄存器致能信号MREB。时钟产生单元92响应于第一至第四模式设定信号TQDR0、TQDR1、TDDR及TSDR而自一外部垫片接收一外部时钟信号TCLK且产生第一及第二内部时钟信号TCLK及DCLK。测试I/O控制单元93响应于模式寄存器致能信号MREB而经由传输垫片TXi及接收垫片RXi来并行地接收诸如命令、地址及控制信号的外部信号(在下文中称为测试信号)，且自测试垫片DQi接收一输入数据信号，以经由第一全域总线GIO_IN来将其传送至存储器组。此处，″i″为一正整数，且在常规操作期间，数据经由传输垫片TXi及接收垫片RXi来串行地输入/输出。
详细地说，模式设定单元91基于经由一外部垫片输入的模式寄存器致能信号MREB来使多端口存储装置进入DRAM内核测试模式，且对自测试I/O控制单元93经由第一全域数据总线GIO_IN输入的第一及第二数据传送模式选择信号DTT0及DTT1进行译码以输出第一至第四模式设定信号TQDR0、TQDR1、TDDR及TSDR。此处，第一及第二数据传送模式选择信号DTT0及DTT1对应于在构成经由传输垫片TXi及接收垫片RXi输入的测试信号的多个位中的两个预设位。另外，模式设定单元91藉由对自除了测试垫片DQi、传输垫片TXi及接收垫片RXi之外的另一外部垫片输入的外部控制信号进行译码而输出一存储器组选择信号BKEN。
测试I/O控制单元93响应于模式寄存器致能信号MREB而自端口经由传输垫片TXi及接收垫片RXi接收测试信号以将其传送至第一全域数据总线GIO_IN。另外，测试I/O控制单元93经由测试垫片DQi接收输入数据信号以与根据一数据传送模式而具有不同周期的第一及第二内部时钟信号TCLK及DCLK同步地将其传送至第一全域数据总线GIO_IN，或自存储器组经由第二全域数据总线GIO_OUT接收一输出数据信号以与第一及第二内部时钟信号TCLK及DCLK同步地将其输出至测试垫片DQi。
图10为图9中所说明的测试I/O控制器93的方块图。
测试I/O控制器93包括一命令译码器931、一去复用器DEMUX、一复用器MUX，及一三态缓冲器TB。命令译码器931响应于模式寄存器致能信号MREB而对经由传输垫片TXi及接收垫片RXi输入的测试信号进行译码以产生内部命令信号，诸如一写入命令WRITE、一读取命令READ及一缓冲控制信号COUT。另外，命令译码器931缓冲经由测试垫片DQi输入的输入数据信号以将经缓冲的输入数据信号输出至去复用器DEMNX。
去复用器DEMUX响应于写入命令WRITE而将经缓冲的输入数据信号传送至第一全域数据总线GIO_IN。举例而言，若以一逻辑高电平来启用写入信号WRITE，则去复用器DEMUX将经缓冲的输入数据信号传送至第一全域数据总线GIO_IN。
复用器MUX响应于读取命令READ而经由第二全域数据总线GIO_OUT接收输出数据信号以将输出数据信号输出至三态缓冲器TB。举例而言，若以一逻辑高电平来启用读取命令READ，则复用器MUX将输出数据信号自第二全域数据总线GIO_OUT传送至三态缓冲器TB。
三态缓冲器TB响应于缓冲控制信号COUT而缓冲且输出自复用器MUX输出的输出数据信号，或使经由测试垫片DQi输入的输入数据信号分路至命令译码器931。举例而言，若以一逻辑高电平来启用缓冲控制信号COUT，则三态缓冲器TB将自复用器MUX输出的输出数据信号输出至测试垫片DQi。若以一逻辑低电平来停用缓冲控制信号COUT，则三态缓冲器TB使经由测试垫片DQi输入的输入数据信号分路至命令译码器931。
在常规模式期间，经由第二全域数据总线GIO_OUT来将自存储器组读取的输出数据信号传送至一相应端口，且接着经由传输垫片TXi来将输出数据信号传输至外部装置。另外，经由接收垫片RXi来将自外部装置串行地输入的输入信号输入至端口，且接着经由第一全域数据总线GIO_IN来将输入信号传送至存储器组。
如上所述，在多端口存储装置中，端口仅自接收垫片RXi接收输入信号。因此，在DRAM内核测试模式期间，需要测试I/O控制器93将自外部测试装置经由传输垫片TXi及接收垫片RXi并行输入的测试信号传送至第一全域数据总线GIO_IN。
同时，将接收垫片RXi用作在常规模式期间接收输入信号的输入垫片，且亦用作在DRAM内核测试模式期间接收测试信号的输入垫片。因此，每一端口经组态以在DRAM内核测试模式期间不接收测试信号，或者，即使在每一端口在DRAM内核测试模式期间接收测试信号的情况下，其亦被组态以不将测试信号传送至第一全域数据总线GIO_IN。举例而言，端口由模式寄存器致能信号MREB控制。亦即，在DRAM内核测试模式期间，藉由以一逻辑低电平来致能模式寄存器致能信号MREB以使得不将测试信号传送至第一全域数据总线GIO_IN。
每一存储器组经组态以与自时钟产生单元92输出的第一及第二内部时钟信号TCLK及DCLK同步地执行读取及写入操作。
图11及12为说明由各种数据传送模式分类的读取及写入操作的图。
在下文中，参照图11及12，详细解释多端口存储装置在DRAM内核测试模式期间的读取及写入操作。
仅供参考，在启用第一模式设定信号TQDR0时选择第一四倍数据速率(QDR)模式″QDR0″，在启用第二模式设定信号TQDR1时选择第二QDR模式″QDR1″，在启用第三模式设定信号TDDR时选择双数据速率(DDR)模式″DDR″，且在启用第四模式设定信号TSDR时选择单数据速率(SDR)模式″SDR″。
在第一QDR模式″QDR0″的情况下，若第一内部时钟TCLK具有一第一周期T，则第二内部时钟DCLK经组态以具有一与第一内部时钟TCLK的半周期T/2大体上相同的第二周期。此处，第一内部时钟信号TCLK用作命令、地址及控制信号的参考时钟，且第二内部时钟信号DCLK用作I/O数据信号的参考时钟。在第一QDR模式″QDR0″中，一I/O数据信号组DQ<0:3>经由测试垫片DQi来与第二内部时钟信号DCLK的每一上升及下降边缘同步地输入/输出。
在第二QDR模式″QDR1″的情况下，第二内部时钟DCLK具有与第一内部时钟TCLK的周期大体上相同的第一周期T，及一延迟了半周期T/2的延迟波形，亦即，第二内部时钟DCLK的相位移位了90度。在第二QDR模式″QDR1″中，I/O数据信号组DQ<0:3>经由测试垫片DQi来与第一及第二内部时钟信号TCLK及DCLK的每一上升及下降边缘同步地输入/输出。结果，第二QDR模式″QDR1″的数据处理速率与第一QDR模式″QDR0″的数据处理速率相同。此处，第一内部时钟信号TCLK亦用作命令、地址及控制信号的参考时钟。
在DDR模式″DDR″的情况下，第二内部时钟DCLK固定有一逻辑高电平或一逻辑低电平，或具有与第一内部时钟信号TCLK相同的波形。此处，作为一实例，第二内部时钟DCLK固定有逻辑低电平。在此DDR模式″DDR″中，I/O数据信号组DQ<0:3>经由测试垫片DQi而与第一内部时钟信号TCLK的每一上升及下降边缘同步地输入/输出。结果，DDR模式″DDR″的数据处理速率为第一及第二QDR模式″QDR0″及″QDR1″的数据处理速率的一半。此处，第一内部时钟信号TCLK亦用作命令、地址及控制信号的参考时钟。
在SDR模式″SDR″的情况下，第二内部时钟DCLK固定有一逻辑高电平或一逻辑低电平。在SDR模式″SDR″中，I/O数据信号组DQ<0:3>经由测试垫片DQi而与第一内部时钟信号TCLK的上升或下降边缘同步地输入/输出。结果，SDR模式″SDR″的数据处理速率为DDR模式″DDR″的数据处理速率的一半。此处，第一内部时钟信号TCLK亦用作命令、地址及控制信号的参考时钟。
参见图9至图11，解释多端口存储装置的写入操作。
在DRAM内核测试模式期间，若模式寄存器致能信号MREB自外部垫片以一逻辑低电平而输入，则测试I/O控制单元93将经由传输垫片TXi及接收垫片RXi输入的测试信号传送至第一全域数据总线GIO_IN。
模式设定单元91响应于模式寄存器致能信号MREB而对载于第一全域数据总线GIO_IN上的第一及第二数据传送模式选择信号DTT0及DTT1进行译码且输出第一至第四模式设定信号TQDR0、TQDR1、TDDR及TSDR。另外，模式设定单元91藉由对外部控制信号进行译码而产生存储器组选择信号BKEN。
时钟产生单元92响应于第一至第四模式设定信号TQDR0、TQDR1、TDDR及TSDR而接收外部时钟信号CLK且产生第一及第二内部时钟信号TCLK及DCLK。此处，根据数据传送模式(诸如第一及第二QDR模式QDR0及QDR1、DDR模式及SDR模式)的第一及第二内部时钟信号TCLK及DCLK示于图11中。
测试I/O控制单元93经由测试垫片DQi与第一及第二内部时钟信号TCLK及DCLK同步地接收输入数据信号。
具体地说，在第一QDR模式″QDR0″中，测试I/O控制单元93经由测试垫片DQi与第二内部时钟信号DCLK的每一上升及下降边缘同步地接收输入数据信号。在第二QDR模式″QDR1″中，测试I/O控制单元93与第一及第二内部时钟信号TCLK及DCLK的每一上升及下降边缘同步地接收其。在DDR模式″DDR″中，测试I/O控制单元93与第一内部时钟信号TCLK的每一上升及下降边缘同步地接收其。在SDR模式″SDR″中，测试I/O控制单元93与第一内部时钟信号TCLK的上升及下降边缘中的一个同步地接收其。
另外，测试I/O控制单元93藉由对经由传输垫片TXi及接收垫片RXi输入的测试信号进行译码而产生写入命令WRITE，且响应于写入命令WRITE而将经由测试垫片DQi输入的输入数据信号传送至第一全域数据总线GIO_IN。此处，经由传输垫片TXi及接收垫片RXi来以1位为基础而并行地输入测试信号。若测试信号的位数目增加，则可藉由增加虚设垫片来增加位数目。
一相应存储器组控制器响应于自模式设定单元91输出的存储器组选择信号BKEN而接收载于第一全域数据总线GIO_IN上的测试信号及输入数据信号，且对测试信号进行译码以藉此产生一写入命令信号、一内核区的一存储器单元的特定列/行地址以用于写入输入数据信号。
对应于存储器组控制器的存储器组响应于自存储器组控制器输出的写入命令信号而将输入数据信号写入该存储器单元的特定列/行地址。
参照图12，解释多端口存储装置的读取操作。
测试I/O控制单元93将经由传输垫片TXi及接收垫片RXi输入的测试信号传送至第一全域数据总线GIO_IN。此处，测试信号对应于读取命令READ。
模式设定单元91响应于模式寄存器致能信号MREB而对载于第一全域数据总线GIO_IN上的第一及第二数据传送模式选择信号DTT0及DTT1进行译码且输出第一至第四模式设定信号TQDR0、TQDR1、TDDR及TSDR。另外，模式设定单元91藉由对外部控制信号进行译码而产生存储器组选择信号BKEN。
时钟产生单元92响应于第一至第四模式设定信号TQDR0、TQDR1、TDDR及TSDR而接收外部时钟信号CLK且产生第一及第二内部时钟信号TCLK及DCLK。此处，根据数据传送模式(诸如第一及第二QDR模式QDR0及QDR1、DDR模式及SDR模式)的第一及第二内部时钟信号TCLK及DCLK示于图12中。
一相应存储器组控制器响应于存储器组选择信号BKEN而接收载于第一全域数据总线GIO_IN上的测试信号，且对该测试信号进行译码以藉此产生一读取命令信号、内核区的存储器单元的特定列/行地址以用于读取输入数据信号。
对应于存储器组控制器的存储器组响应于读取命令信号而读取来自该存储器单元的特定列/行地址的输出数据信号，且经由第二全域数据总线GIO_OUT来将该输出数据信号传送至测试I/O控制单元93。
测试I/O控制单元93藉由对测试信号进行译码而产生读取命令READ，且响应于读取命令READ而与第一及第二内部时钟信号TCLK及DCLK同步地将输出数据信号输出至测试垫片DQi。
如图12所示，根据诸如第一及第二QDR模式QDR0及QDR1、DDR模式及SDR模式的数据传送模式，测试I/O控制单元93输出该输出数据信号。仅供参考，突发长度″BL″意谓输出数据信号的位数目。数据输出潜伏时间″tDOL″为用于执行用于读出存储器单元的数据的读取操作的时间部分，且具有与外部时钟信号CLK加上一cas潜伏时间CL(亦即，″CLK+CL″)大体上相同的值。考虑到位于内核区上的区域数据总线所需的加载时间，一延迟″tAC″为自数据输出潜伏时间″tDOL″的开始时刻至存储器单元的数据的一实读取时刻的时间。
具体地说，在第一QDR模式″QDR0″中，测试I/O控制单元93与第二内部时钟信号DCLK的每一上升及下降边缘同步地将输出数据信号输出至测试垫片DQi。举例而言，若将存储器组划分为四个具有16位突发长度(亦即，BL＝16)的象限，则以每一象限每四个位为基础依次输出该输出数据信号。
在第二QDR模式″QDR1″中，测试I/O控制单元93与第一及第二内部时钟信号TCLK及DCLK的每一上升及下降边缘同步地输出该输出数据信号。
在DDR模式″DDR″中，测试I/O控制单元93与第一内部时钟信号TCLK的每一上升及下降边缘同步地输出该输出数据信号。举例而言，将输入数据信号以8位突发长度(亦即，BL＝8)历时4个时钟同时写入至两个存储器单元。在读取操作期间，藉由以2位为基础来划分每一象限的4位数据来输出该输出数据信号。此处，一较早8位输入数据信号及一较晚8位输入数据信号具有大体上相同的数据图案。读取操作的持续时间扩大为比第一及第二QDR模式″QDR0″及″QDR1″及SDR模式″SDR″的持续时间大4时钟。
在SDR模式″SDR″中，测试I/O控制单元93与第一内部时钟信号TCLK的上升及下降边缘中的一个同步地输出该输出数据信号。举例而言，将具有大体上相同的输入数据信号的每一象限的4位数据以4位突发长度(亦即，BL＝4)写入存储器单元。在读取操作期间，每一象限的4位数据经压缩，且根据经压缩的数据的状态(亦即，成功或失败)来以一逻辑低或高电平来输出该输出数据信号。
如上所述，根据本发明的多端口存储装置在DRAM内核测试模式期间使用并行I/O接口，且支持各种I/O数据传送模式，诸如SDR、DDR及QDR。结果，藉由基于I/O数据传送模式来选择性地执行DRAM内核测试，有可能减少用于测试多端口存储装置的时间。
虽然已对包括四个端口及八个存储器组的多端口存储装置进行了描述，但本发明不限于此结构。亦即，本发明可应用于在多个端口与外部装置之间进行串行数据通信及在多个存储器组与所述端口之间进行并行数据通信的任何多端口存储装置。此外，对所述端口及存储器组的位置不存在限制。
另外，藉由接收两个外部时钟信号而非一个时钟信号CLK，有可能产生第一及第二内部时钟信号TCLK及DCLK。在此时，两个外部时钟信号中的每一个分别具有与第一及第二内部时钟信号TCLK及DCLK的波形相同的波形。
本发明可应用于在多个存储器组与端口之间进行并行数据通信的任何多端口存储装置，诸如一通用DRAM装置。
本申请包含有与2006年4月13日在韩国知识产权局提出申请的韩国专利申请2006-33749相关的主题，此申请的全部内容以引用的方式并入本文中。
虽然已相对于某些较佳实施例描述了本发明，但本领域的技术人员将会了解，在不脱离本发明的权利要求中定义的本发明的范畴的情况下可做出各种改变及修改。
权利要求
1.一种半导体存储装置，其包含多个第一垫片；多个端口，其用于经由所述第一垫片与外部装置进行一串行数据通信；多个存储器组，其用于与该多个端口进行一并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的该并行数据通信；以及一测试模式控制器，其用于在一所选内核测试模式期间藉由将该串行数据通信转换为该并行数据通信而执行一内核测试。
2.如权利要求1的半导体存储装置，其中该测试模式控制器包括一模式设定单元，其用于响应于一在该内核测试模式期间致能的模式寄存器致能信号而接收一经由所述全域数据总线输入的数据传送模式选择信号且产生一模式设定信号；一时钟产生单元，其用于响应于该模式设定信号而接收一外部时钟信号且产生第一及第二内部时钟信号；以及一测试输入/输出(I/O)控制单元，其用于响应于该模式寄存器致能信号而使一经由所述第一垫片并行输入的测试信号分路至所述全域总线，且与该第一及该第二内部时钟信号同步地经由所述全域数据总线而在多个第二垫片与所述存储器组之间传送一I/O数据信号。
3.如权利要求2的半导体存储装置，其中该模式设定信号判定该I/O数据信号的一数据传送模式。
4.如权利要求3的半导体存储装置，其中该第一及该第二内部时钟信号使命令信号、地址信号及该I/O数据信号同步以具有一对应于该数据传送模式的数据传送速率。
5.如权利要求2的半导体存储装置，其中该第一内部时钟信号用作在该内核测试模式期间产生及使用的所述命令信号及所述地址信号的一参考时钟。
6.如权利要求2的半导体存储装置，其中该第二内部时钟信号用作在该内核测试模式期间经由所述第二垫片输入及输出的该I/O数据信号的一参考时钟。
7.如权利要求3的半导体存储装置，其中该第一内部时钟信号具有大体上相同的波形而与该数据传送模式无关。
8.如权利要求7的半导体存储装置，其中根据该数据传送模式，该第二内部时钟信号具有一不同波形。
9.如权利要求8的半导体存储装置，其中该第二内部时钟信号具有该第一内部时钟信号的一半周期。
10.如权利要求9的半导体存储装置，其中该测试I/0控制单元经由所述第二垫片与该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
11.如权利要求8的半导体存储装置，其中该第二内部时钟信号具有与该第一内部时钟大体上相同的周期及一与该第一内部时钟信号相比移位了90度的相位。
12.如权利要求11的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一及该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
13.如权利要求8的半导体存储装置，其中该第二内部时钟信号维持一逻辑低电平及一逻辑高电平中的一个而与该第一内部时钟信号无关。
14.如权利要求13的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
15.如权利要求13的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一内部时钟信号的每一上升或下降边缘同步地输入及输出该I/O数据信号。
16.如权利要求7的半导体存储装置，其中该第二内部时钟信号具有与该第一内部时钟信号的波形大体上相同的波形。
17.如权利要求16的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
18.如权利要求16的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第二内部时钟信号的每一上升或下降边缘同步地输入及输出该I/O数据信号。
19.如权利要求2的半导体存储装置，其中所述全域数据总线包括一第一总线，其用于将该经由所述第一垫片输入的测试信号及该经由所述第二垫片输入的输入数据信号传送至所述存储器组；以及一第二总线，其用于将该自所述存储器组输出的输出数据信号传送至所述第二垫片。
20.如权利要求19的半导体存储装置，其中，在该内核测试模式期间，该测试I/O控制单元对该测试信号进行译码以产生一写入命令及一读取命令，响应于该写入命令而将该输入数据信号自所述第二垫片传送至该第一总线，且响应于该读取命令而将该输出数据信号自该第二总线传送至所述第二垫片。
21.如权利要求19的半导体存储装置，其中该测试I/O控制单元包括一命令译码器，其用于对该经由所述第一垫片输入的测试信号进行译码以产生一写入命令及一读取命令，且响应于该模式寄存器模式致能信号而缓冲该经由所述第二垫片输入的输入数据信号；一去复用器，其用于响应于该写入命令而将该经缓冲的输入数据信号传送至该第一总线；以及一复用器，其用于响应于该读取命令而自该第二总线接收该输出数据信号以将该输出数据信号输出至所述第二垫片。
22.如权利要求21的半导体存储装置，其中该测试I/O控制单元进一步包括一三态缓冲器，该三态缓冲器用于响应于一自该命令译码器输出的缓冲控制信号而选择性地缓冲该自该复用器输出的输出数据信号且使该经由所述第二垫片输入的输入数据信号分路至该命令译码器。
23.一种半导体存储装置，其包含一模式设定单元，其用于响应于一在一内核测试模式期间经由多个第一垫片并行输入的模式寄存器致能信号而产生一模式设定信号；一时钟产生单元，其用于响应于该模式设定信号而接收一外部时钟信号且产生第一及第二内部时钟信号；以及一测试输入/输出(I/O)控制单元，其用于在该内核测试模式期间与所述第一及第二内部时钟信号同步地控制一经由多个第二垫片的一输入/输出(I/O)数据信号的输入及输出。
24.如权利要求23的半导体存储装置，其中该模式设定信号判定该经由所述第二垫片输入及输出的I/O数据信号的一数据传送模式。
25.如权利要求24的半导体存储装置，其中该第一及该第二内部时钟信号使命令信号、地址信号及该I/O数据信号同步以具有一对应于该数据传送模式的数据传送速率。
26.如权利要求23的半导体存储装置，其中该第一内部时钟信号用作在该内核测试模式期间产生及使用的所述命令信号及所述地址信号的一参考时钟。
27.如权利要求23的半导体存储装置，其中该第二内部时钟信号用作在该内核测试模式期间经由所述第二垫片输入及输出的该I/O数据信号的一参考时钟。
28.如权利要求24的半导体存储装置，其中该第一内部时钟信号具有大体上相同的波形而与所述数据传送模式无关。
29.如权利要求28的半导体存储装置，其中根据所述数据传送模式，该第二内部时钟信号具有一不同波形。
30.如权利要求29的半导体存储装置，其中该第二内部时钟信号具有该第一内部时钟信号的一半周期。
31.如权利要求30的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
32.如权利要求29的半导体存储装置，其中该第二内部时钟信号具有与该第一内部时钟大体上相同的周期及一与该第一内部时钟信号相比移位了90度的相位。
33.如权利要求32的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一及该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
34.如权利要求29的半导体存储装置，其中该第二内部时钟信号维持一逻辑低电平及一逻辑高电平中的一个而与该第一内部时钟信号无关。
35.如权利要求34的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
36.如权利要求34的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第一内部时钟信号的每一上升或下降边缘同步地输入及输出该I/O数据信号。
37.如权利要求28的半导体存储装置，其中该第二内部时钟信号具有与该第一内部时钟信号大体上相同的波形。
38.如权利要求37的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第二内部时钟信号的每一上升及下降边缘同步地输入及输出该I/O数据信号。
39.如权利要求37的半导体存储装置，其中该测试I/O控制单元经由所述第二垫片与该第二内部时钟信号的每一上升或下降边缘同步地输入及输出该I/O数据信号。
全文摘要
本发明披露了一种半导体装置，其包括多个第一垫片；多个端口，其用于经由所述第一垫片来与外部装置进行串行数据通信；多个存储器组，其用于与该多个端口进行并行数据通信；多个全域数据总线，其用于支持在该多个端口与该多个存储器组之间的并行数据通信；及一测试模式控制器，其用于在一内核测试模式期间藉由将串行数据通信转换为并行数据通信而在各种数据传送模式下进行一内核测试。
文档编号G11C29/14GK101055768SQ200710096079
公开日2007年10月17日 申请日期2007年4月13日 优先权日2006年4月13日
发明者都昌镐 申请人:海力士半导体有限公司