专利名称：用于浮体单元内存的读出装置及其方法
技术领域：
本发明大致上系关于内存装置，且尤其是关于用于浮体单元内存装置之读出装置。
浮体单元(Floating Body Cell, FBC)内存(亦称为零电容随机存取内存(Zero-capacitor Random Access Memory, Z画RAMTM))系在静态随机存取内存(Static Random Access Memory, SRAM)所达到之速度与动态随机存取内存(Dynamic Random Access Memory, DRAM)所达到之密度之间，提供一种折衷方案。FBC系典型地使用实施于绝缘体上覆硅(Silicon On Insulator, SOI)基板上之一个或多个晶体管。通过使用在该SOI基板上操作之晶体管所产生的浮体效应(floating body effect),该晶体管可如电容器(capacitor)般组构成储存电荷，然后藉此可读出该晶体管所储存之电荷数量，以决定由该晶体管所储存之位值(bitvalue)。
由于其物理特性，FBC典型地不会有相当大的电流。因此，用以读出该FBC内存单元之储存值之读出放大器系组构成对FBC的输出之极小差异很敏感。然而，用于FBC内存之习知读出放大器典型地具有延迟的响应时间(ddayed response time),且不容许在该读出电路内之晶体管失配(transistor mismatch)。因此， 一种用于读出FBC内存中之储存位值之改进技术将是有利的。
发明内容
依照本发明之一个态样， 一种内存装置包含内存阵列(memoryarray)与读出放大器(sense amplifier)。该内存阵列包含浮体单元(floatingbody cell),该浮体单元组构成储存位值(bitvalue)。该读出放大器包含位输出端，组构成提供代表该位值之输出电压；参考源，组构成提供参考电压；电流镜(current mirror),组构成基于该参考电压而提供电流流至该浮体单元；以及微分放大器电路(differential amplifier circuit),组构成基于该参考电压以及由于施加该电流至该浮体单元而跨接于该浮体单元的电压来决定该输出电压。
依照本发明之另一态样，读出放大器包含输入端，可耦接至内存阵列的浮体单元，该浮体单元组构成储存位值；以及位输出端，以提供代表该位值之输出电压。该读出放大器复包含第一晶体管、第二晶体管、第三晶体管、第四晶体管、第五晶体管以及第六晶体管。该
第一晶体管包含第一电流电极(current electrode),耦接至第一参考电压(voltagereference);第二电流电极，组构成接收参考电压；以及控制电极(control electrode),耦接至该第二电流电极。该第二晶体管包含第一电流电极，耦接至该第一参考电压；第二电流电极，耦接至该浮体单元的电流电极；以及控制电极，耦接至该第一晶体管的控制电极。该第三晶体管包含第一电流电极，耦接至该第一参考电压；第二电流电极，耦接至该位输出端；以及控制电极，耦接至该浮体单元的电流电极。该第四晶体管包含第一电流电极，耦接至该位输出端；第二电流电极，耦接至第二参考电压；以及控制电极。该第五晶体管包含第一电流电极；第二电流电极，耦接至该第二参考电压；以及控制电极，耦接至该第一 电流电极且耦接至该第四晶体管的控制电极。该第六晶体管包含第一电流电极，耦接至该第一参考电压；第二电流电极，耦接至该第五晶体管的第一电流电极；以及控制电极，耦接至该参考源之输出端。
依照本发明之另一态样，提供一种方法。该方法包含提供包含内存阵列与读出放大器装置之内存装置。该内存组包含浮体单元，该浮
体单元组构成储存位值。该读出放大器装置包含位输出端，组构成提供代表该第一浮体单元之位值之输出电压；参考源，组构成提供参考电压；电流镜，组构成基于该参考电压而提供电流至该浮体单元；以及微分放大器电路，组构成基于该参考电压以及由于施加该电流至该浮体单元而跨接于该浮体单元的电压来决定该输出电压。该方法复
包含使用该读出放大器装置来读出该浮体单元之位值。
通过参照附图可更加了解本发明，且其许多特征与优点对熟习该技艺者而言是明显的。
图1系依照本发明之至少一个实施例说明浮体单元(FBC)内存装置之范例的图。
图2系依照本发明之至少一个实施例说明图1之FBC内存装置之读出放大器装置之范例的图。
图3系依照本发明之至少一个实施例说明图2之读出放大器装置之范例实作之电路图。
图4系依照本发明之至少一个实施例说明图2之读出放大器装置之另一范例实作之电路图。
图5系依照本发明之至少一个实施例说明图2之读出放大器装置使用双单元组构(twin cell configuration)之范例实作之电路图。
于不同图式中使用相同之组件符号以表示相似或相同之项目。
具体实施例方式
图1说明依照本发明之至少一个实施例之基于浮体单元(FBC)之内存装置100。该内存装置100可用于许多种装置，例如处理器、微控制器等等。该内存装置100可包含例如处理器之快取(cache)或芯片内建(on-chip)内存、用于信息存取装置(information handing device)之系统内
存等等。
于所描述之范例中，该内存装置100包括FBC内存阵列102、列/行驱动器(row/column driver) 104、以及读出放大器装置108。该FBC内存阵列102包括以列与行阵列配置的浮体单元阵列。每个浮体单元包括实施于绝缘体上覆硅(Silicon On Insulator, SOI)基板上之一个或多个晶体管，藉此使用该浮体单元中的每个晶体管以储存数据位值(databit value)或其补码(complement)(例如在双单元(twin-cell)之实作中)。基于由例如处理器之内存管理单元(memory management unit)所提供之地址(ADDR)数据与控制(CTL)数据，可透过该列/行驱动器104存取特定之列/行，以用于读取及写入。
该读出放大器装置108读出一个或多个浮体单元所储存之位值，且提供该一个或多个读出到之位值作为数据输出值(data out value)110。如参照图2至图5所详加讨论者，在一个实施例中，该读出放大器装置108利用电流镜负载微分放大器(current-mirror loadeddifferential amplifier)从存取的浮体单元所储存之电荷产生可读取讯号。可用任何不同的方式(例如通过参考电压或电流、 一个或多个参考浮体单元、该补码浮体单元(亦称为"双"单元)等等)对该微分放大器的电流镜负载进行偏压。亦可使用该偏压参考(biasingreference)作为放大第二级之输入端，该放大第二级亦可为电流镜负载微分放大器。使用该放大第二级之输入端以设定该第二级之偏压。通过将被读取的浮体单元加载第一级参考电流源，会产生跨接于该浮体单元的电压。该浮体单元之阻抗(impedance)系大致正比于该浮体单元之电荷，且因此大致正比于由该浮体单元所「储存」之位值。因此，可使用跨接于该浮体单元的电压作为第二级之输入端，该第二级之输入端系将该电压与该第一级放大器之偏压参考电压作比较。基于该比较结果，该第二级产生代表该储存位值之讯号，且其可用于接收该读出放大器装置之输出之数字组件(digital component)。
图2依照本发明之至少一个实施例说明图1之该读出放大器装置108之范例实作。如图所示，该读出放大器装置108可包含参考电路202、以及一个或多个读出电路(例如读出电路204、 206、和208)。各该读出电路204、 206、和208系可耦接至该FBC内存阵列102之一个或多个行之对应组(corresponding set)(例如经由多任务器(multiplexer)),藉此该读出电路204之输入端214系连接至第一行之对应浮体单元FBC0的电流电极(例如汲极)，该读出电路206之输入端216系连接至第二行之对应浮体单元FBC1的电流电极，该读出电路208之输入端218系连接至第n行之对应浮体单元FBCn的电流电极，并依此类推。再者，每个读出电路包含位输出端，以提供代表由该对应浮体单元所储存之位值的输出电压，藉此该读出电路204包含用于该浮体单元FBC0之位值的位输出端224，该读出电路206包含用于该浮体单元FBC1之位值的位输出端226，以及藉此该读出电路208包含用于该浮体单元FBCn之位值的位输出端228。
在一个实施例中，该参考电路202包含参考源以提供参考电压，该参考电压系依序用来偏压第一级电流镜，且亦用作为电流镜负载微分放大器之输入端。该第一级电流镜之偏压部份以及一部份的电流镜
9负载微分放大器系实作于该参考电路202。该第一级电流镜之负载部份
以及该微分放大器之其余部份系被复制(duplicate)于各该读出电路 204、 206和208。因此，该参考电路202的第一级电流镜之偏压部份 系经由偏压输出端220连接至各该读出电路204、 206和208的第一级 电流镜之对应负载部份，且该参考电路202之微分放大器之偏压部份 系经由偏压输出端222连接至各该读出电路204、 206和208之对应微 分放大器部份。 '
虽然图2说明的是使用单一参考电路202以提供用于多个读出电 路之偏压电压的实施例，但是在其它实施例中，可并联实作多个参考 电路以增加该读出放大器装置108之效能与效率。再者，可适当利用 任何各种比例之参考电路及读出电路。 -
图3系依照本发明之至少一个实施例说明该参考电路202结合读 出电路204之例示实作。可在不悖离本发明之范畴下，扩充所列举之 实作以包含额外的读出电路或参考电路。
于所述之范例中，该参考电路202系包含参考源302以及晶体管 304、 306和308。该参考源302包含输出端，以提供参考电压VREF 给节点(node)310。该晶体管304系二极管连接式(diode-connected)晶体 管，该晶体管304包含连接至第一参考电压(例如Vdd)的第一电流电 极、连接至该节点310的第二电流电极、以及连接至该节点310的控 制电极。该晶体管306包含连接至该第一参考电压的第一电流电极、 第二电流电极、以及连接至该节点310的控制电极。该晶体管308系 二极管连接式晶体管，该晶体管308包含连接至该晶体管306的第二 电流电极的第一电流电极、连接至第二参考电压(例如Vss)的第二电 流电极、以及连接至该第一电流电极的控制电极。
亦如所述，该读出电路204包含晶体管312、 314和316。该晶体 管312包含连接至该第一参考电压的第一电流电极、连接至节点318 的第二电流电极、以及经由该偏压输出端220连接至该晶体管304的 控制电极的控制电极。该节点318系连接至该输入端214(图2)，且因 此连接至被读出的浮体单元FBCO(在图3中识别为FBC)的晶体管的电 流电极。该晶体管314包含连接至该第一参考电压的第一电流电极、 连接至该位输出端224的第二电流电极、以及连接至该节点318的控制电极。该晶体管316包含连接至该位输出端224的第一电流电极、 连接至该第二参考电压的第二电流电极、以及经由该偏压输出端222 连接至该晶体管308的控制电极的控制电极。
于一个实施例中，晶体管304及312 —起形成第一级电流镜330， 以使该偏压部份(例如该晶体管304)系与该参考电路202相关联，并 且该负载部份(例如该晶体管312)可被复制于各读出电路。该晶体管 306、 308、 314和316—起形成微分放大器电路332。再者，于一个实 施例中，该微分放大器电路332系电流镜负载微分放大器，藉此该晶 体管308及晶体管316—起形成第二级电流镜334。因此，包含该第二 级电流镜334之偏压部份(例如该晶体管308)之一部份的微分放大器 电路332可与该参考电路202相关联，而包含该第二级电流镜334之 负载部份(例如该晶体管316)的其余部份可被复制用于各读出电路。
于图2之范例中，该第一参考电压具有比该第二参考电压较大的 电压电位(voltagepotential)(例如Vdd>Vss)，而该些晶体管304、 306、 312和314系图标为P信道(p-channel)晶体管(例如P信道场效晶体管 (p-channel field effect transistor, pFET))，且该些晶体管308和316系图 标为N信道(n-channel)晶体管(例如N信道场效晶体管(n-channel field effecttransistor,nFET))。然而，于其它实作中，该第一参考电压可具有 比该第二参考电压较低的电压电位，而因此可在不悖背离本发明之范 畴下，进行适当的修正以将该些晶体管304、 306、 312和314实作为N 信道晶体管以及将该些晶体管308和316实作为P信道晶体管。再者， 可依照此处所教示之内容来实作除了 FET以外的晶体管技术，例如双 载子接面晶体管(Bipolar Junction Transistor, BJT)。
操作时，该第一级电流镜330系被该参考电压VREF偏压，使得 电流I1系经由该晶体管304来提供。因此，大致相等于该电流Il的电 流(为了简化讨论而因此亦称为Il)系镜射(mirrored)于该晶体管312处。 在该晶体管306的控制电极处亦提供该参考电压VREF给该微分放大 器电路332之其中一个微分输入端(differential input)。透过将该FBC 320加载该第一级电流镜330，由于施加电流II至该FBC 320的晶体 管，会产生跨接于该FBC 320的电压VFBC(例如于该节点318及Vss 间)，藉此该电压VFBC系以该电流II及该FBC 320之阻抗ZFBC为
ii基础(即，VFBC二IPZFBC)。因此，由于该阻抗ZFBC系以储存于该 FBC 320之电荷量为基础，而因此该阻抗系以储存于该FBC 320之位 值为基础(例如于大部份的范例中，当该储存的位为「0」时，ZFBC 系相当高；当该储存位为「1」时，ZFBC系相当低)，故该电压VFBC 系以储存于该FBC 320之位值为基础。因此，该微分放大器电路332 比较于该节点310所接收之参考电压VREF以及于该节点318所接收 的电压VFBC，并且基于电压VFBC系大于或小于该参考电压VREF， 而将该位输出端224拉(pull)至接近Vdd(经由该晶体管314)或至接近 Vss (经由该晶体管316)。因此，当该位输出端224系在Vdd或接近Vdd 时，该FBC320可解释为正在储存「1」，而当该位输出端224系在Vss 或接近Vss时，该FBC 320可解释为正在储存「0」，或者视实作而定 反之亦然。
图4依照本发明之至少一个实施例说明图2之电路包含多个读出 电路之延伸例。所述之范例说明该参考电路202及该读出电路204和 206。该参考电路202及该读出电路204系以参照图3所述而实作，包 含该参考源302及该些晶体管304、 306、 308、 312、 314和316。与该 读出电路204类似，该读出电路206包含晶体管404、 406和408。该 晶体管404包含连接至该第一参考电压的第一电流电极、连接至节点 418的第二电流电极、以及经由该偏压输出端220连接至该晶体管304 的控制电极的控制电极。该节点418系连接至该浮体单元FBC1(亦称 为FBC 420)之晶体管的电流电极。该晶体管406系包含连接至该第一 参考电压的第一电流电极、连接至该位输出端226的第二电流电极、 以及连接至该节点418的控制电极。
当该参考电路202及该读出电路204之组合提供该第一级电流镜 330及该电流镜负载微分放大器电路332时，该参考电路202及该读出 电路206之组合亦产生相对于FBC 420以相同方式操作的第一级电流 镜430及电流镜负载微分放大器电路432，以在该节点418处由于施加 该镜射电流Il至该FBC420而产生电压VFBC。因此，对于各个额外 读出电路，仅需复制一部份的第一级电流镜及一部份之微分放大器电 路，因为各个读出电路可共享由该参考电路202(或参考电路202并联 之组合)所提供之对应电流镜及微分放大器部份。图5依照本发明之至少一个实施例说明以双单元FBC内存组构 (twin cell FBC memory configuration)中之读出放大器装置108的例示实 作。于特定范例中，该FBC内存阵列102(图l)可实作为「双」单元架 构，藉此各个位位置(bit location)系由一对浮体单元来代表， 一个用以 储存位值Dn，另一个用以储存补码值(complement value)Dn*。因此， 由于一个浮体单元将具有相当高的阻抗而另一浮体单元将具有相当低 的阻抗，故该补码浮体单元(complement floating body cell)可用来产生 该参考电压VREF，以用于读出数据浮体单元的储存位值，反之亦然。
为了说明，该读出放大器电路108可包含参考电路502 (类似于图 2之参考电路202)及读出电路504(类似于图4之读出电路204)，藉此 使用浮体单元(FBC)520以加载由该参考电路502和读出电路504所形 成的第一级电流镜530(类似于图3的第一级电流镜330)，且通过由于 施加该镜射电流Il至该FBC 512晶体管的电流电极而产生电压VREF， 而使用对应的补码浮体单元(FBC)512来偏压该第一级电流镜530。因 此，由于该FBC 512和520之阻抗系明显地不同，因此，透过该第一 级电流镜施加大致相同的电流至各FBC，会导致明显不同的电压跨接 在该FBC 512和520，由该参考电路502及该读出电路504所形成之 微分放大器电路532(类似于图3之微分放大器电路332)可立刻识别且 相应地提供所选择的「0」位值或「1」位值之其中一者。
虽然图5说明图3中参考源302之特定实作，但可在不悖背离本 发明之范畴下落使用其它参考源。为了说明，在一个实施例中，组构 成储存「0」位值的浮体单元及组构成储存「1」位值的浮体单元可被 短路在一起，以使由于施加镜射电流而跨接于该补码浮体单元所产生 之参考电压VREF会介于由于施加该镜射电流至仅被程序化为储存「 1」 的浮体单元所产生的电压与由于施加该镜射电流至仅被程序化为储存 「0」的浮体单元所产生的电压之间；实际上，系使用该第一级电流镜 施加等于(I0+I1)的电流至该FBC。该参考源302之其它实作可包含例 如固定电压源、固定电流源等等。
于本文中，相关性用语如「第一」、「第二」等等，系仅用以区别 一件物品或动作与另一物品或动作，而并非必然需要或暗示在该些物 品或动作间任何实质上的此种关系或顺序。用语「包括(comprise)」或任何其它变化型，系有意涵盖非排除性之包含(non-exclusive inclusion), 使包括组件列表之制程、方法、物品或装置不仅包含那些列出之组件， 还可包含未特地列出之其它组件或该制程、方法、物品或装置原本就 具有之组件。在组件之前加上「包括」并不妨碍(不多加限制)于包括该 组件之制程、方法、物品或装置中存在有额外相同的组件。
在此所使用之用语「另一」系定义为至少第二个或更多个。在此 所使用之用语「包含」、「具有」或其变化，系定义如包括者。在此所 使用之用语「耦接(couple)」系参照光电技术定义为连接，但非必然为 直接地连接，亦非必然为机械地连接。
当意指分别将讯号、状态位(status bit)或相似装置转译(rendering) 成逻辑真(logically true)或逻辑假(logically false)状态时，系使用用语「判 定(assert)」或「设定(set)」以及「否定(negate)」(或「解除(deassert)」 或「清除(clear)」)。若该逻辑真状态系逻辑位准1 ，则该逻辑假状态为 逻辑位准0。且若该逻辑真状态系逻辑位准0，则该逻辑假状态为逻辑 位准1。
如于此所使用者，用语「总线(bus)」系指可用来转换一个或多个 不同类型之信息(例如数据、地址、控制或状态)的复数个讯号或导体 (conductor)。在此所讨论之导体可说明或描述为单一导体、复数个导体、 单向导体或双向导体。然而，可随不同实施例变化使用不同导体。举 例而言，可使用分开的单向导线，而不使用双向导线，且反之亦然。 并且，复数个导体亦可由连续转换多个讯号之单一导体或以时间多任 务方式(time multiplexed manner)来替代。同样地，承载多个讯号之单一 导体可分成承载该些讯号之子集(subset)的各种不同导体。因此，转换 讯号有许多选择。
通过思考本说明书及实施在此所揭露之内容，本发明之其它实施 例、使用方式及优点对熟习该技艺者而言将是明显的。本说明书及图 式应仅视为例示用，且因此本发明之范畴系欲仅受限于所附之申请专 利范围及其等效者。
权利要求
1、一种内存装置(100)，包括内存阵列(102)，包括储存第一位值的第一浮体单元(320)；以及读出放大器(108)装置，包括第一位输出端，用以提供代表该第一位值的第一输出电压；参考源(302)，用以提供参考电压；第一电流镜(330)，用以基于该参考电压将第一电流提供给该第一浮体单元(320)；以及第一微分放大器电路(332)，用以基于该参考电压以及由于将该第一电流施加给该第一浮体单元(320)而产生的跨接于该第一浮体单元(320)的电压来决定该第一输出电压。
2、 如权利要求1所述的内存装置(100)，其中，该参考源(302)包括第二浮体单元，该第二浮体单元储存为该第一位值的补码的第二位值。
3、 如权利要求2所述的内存装置(100)，其中，该第一电流镜(330)将第二电流提供给该第二浮体单元(512)，其中，该第一电流大致等于该第二电流，且其中，该参考电压包括由于将该第二电流施加到该第二浮体单元(512)而产生的跨接于该第二浮体单元(512)的电压。
4、 如权利要求1所述的内存装置(100)，其中，该参考源(302)包括并联耦接的第二浮体单元(512)及第三浮体单元(520)，其中，该第二浮体单元(512)储存第一位值，而该第三浮体单元(520)储存为该第一位值的补码的第二位值。
5、 如权利要求1所述的内存装置(100)，其中，该第一微分放大器电路(332、 432)包括第二电流镜(334)，其具有第一 电流电极及第二电流电极；第一晶体管(314)，其包括耦接至第一参考电压的第一电流电极、耦接至该第一位输出端且耦接至该第二电流镜(334)的该第一电流电极的第二电流电极、以及耦接至该第一浮体单元(320)的电流电极的控制 电极；以及第二晶体管(310)，包括耦接至该第一参考电压的第一电流电极、 耦接至该第二电流镜(334)的该第二电流电极的第二电流电极、以及耦 接至该参考源(302、 334)的输出端的控制电极。
6、 如权利要求I所述的内存装置(IOO)，进一步包括 第二浮体单元(420)，其储存第二位值；以及其中，该读出放大器装置(108)进一步包括第二位输出端，其提供代表该第二位值的第二输出电压；第二电流镜(430)，其基于该参考电压来将第二电流提供给该第二浮体单元(420)，其中，该第二电流大致等于该第一电流；以及第二微分放大器电路(432)，其基于该参考电压以及由于将该第二电流施加到该第二浮体单元(420)而产生的跨接于该第二浮体单元(420)的电压来决定该第二输出电压。
7、 一种读出放大器装置(108)，包括第一输入端(318)，可耦接至内存阵列(102)的第一浮体单元(320)，该第一浮体单元(320)储存第一位值；第一位输出端(224)，用以提供代表该第一位值的第一输出电压； 第一晶体管(304)，包括耦接至第一参考电压的第一电流电极、用以接收参考电压的第二电流电极、以及耦接至该第二电流电极的控制电极；第二晶体管(312)，包括耦接至该第一参考电压的第一电流电极、 耦接至该第一浮体单元(320)的电流电极的第二电流电极、以及耦接至 该第一晶体管(304)的该控制电极的控制电极；第三晶体管(314)，包括耦接至该第一参考电压的第一电流电极、 耦接至该第一位输出端(224)的第二电流电极、以及耦接至该第一浮体 单元(320)的该电流电极的控制电极；第四晶体管(316)，包括耦接至该第一位输出端的第一电流电极、 耦接至第二参考电压的第二电流电极、以及控制电极；第五晶体管(308)，包括第一电流电极、耦接至该第二参考电压的 第二电流电极、以及耦接至该第一电流电极且耦接至该第四晶体管(316) 的该控制电极的控制电极；以及第六晶体管(310)，包括耦接至该第一参考电压的第一电流电极、 耦接至该第五晶体管(308)的该第一电流电极的第二电流电极、以及耦 接至该参考源(3 02)的该输出端的控制电极。
8、 如权利要求7所述的读出放大器装置(108)，进一步包括 第二输入端(418)，可耦接至该内存阵列(102)的第二浮体单元(420)，该第二浮体单元(420)储存第二位值；第二位输出端(226)，用以提供代表该第二位值的第二输出电压；第七晶体管(404)，包括耦接至该第一参考电压的第一电流电极、 耦接至该第二浮体单元(420)的电流电极的第二电流电极、以及耦接至 该第一晶体管(304)的该控制电极的控制电极；第八晶体管(406)，包括耦接至该第一参考电压的第一电流电极、 耦接至该第二位输出端(226)的第二电流电极、以及耦接至该第二浮体 单元(420)的该电流电极的控制电极；以及第九晶体管(408)，包括耦接至该第二位输出端的第一电流电极、 耦接至该第二参考电压的第二电流电极、以及耦接至该第五晶体管(308) 的该控制电极的控制电极。
9、 一种方法，包括提供内存装置(IOO)，该内存装置包括内存阵列(102)及读出放大器 装置(108)，该内存阵列(102)包括储存位值的浮体单元(320)，而该读出 放大器装置(108)包括提供代表该第一浮体单元(320)的该位值的输出电 压的位输出端(224)、提供参考电压的参考源(302)、基于该参考电压来 将电流提供给该浮体单元(320)的电流镜(330)、以及基于该参考电压以 及由于将该电流施加给该浮体单元(320)而产生的跨接于该浮体单元 (320)的电压来决定该输出电压的微分放大器电路(332);以及使用该读出放大器电路装置(108)来读出该浮体单元(320)的该位值。
10、如权利要求9所述的方法，其中，读出该浮体单元(320)的该 位值包括通过将该电流施加给该浮体单元(320)来产生跨接于该浮体单元 (320)的电压；以及使用该微分放大器电路(332)比较跨接于该浮体单元(320)的该电压 与该参考电压，以产生该输出电压。
全文摘要
一种内存装置(100)，包含内存阵列(memory array)(102)及读出放大器(sense amplifier)(108)。该内存阵列(102)包含组构成储存位值(bitvalue)的浮体单元(floating body cell)(320、420)。该读出放大器(108)包含位输出端，组构成提供代表该位值之输出电压；以及参考源(reference source)(302)，组构成提供参考电压(reference voltage)。该读出放大器(108)复包含电流镜(current mirror)(330、430)，组构成基于该参考电压来提供电流至该第一浮体单元(320、420)；以及微分放大器电路(differential amplifier circuit)(332、432)，组构成基于该参考电压以及由于施加该电流至该浮体单元(320、420)而跨接于该浮体单元(320、420)的电压来决定该输出电压。
文档编号G11C7/06GK101681666SQ200780046338
公开日2010年3月24日 申请日期2007年12月13日 优先权日2006年12月15日
发明者D·R·韦斯, J·J·吴, M·A·德雷森 申请人:先进微装置公司