降低的噪声dram感测的制作方法
【专利摘要】描述了一种动态随机访问存储装置。第一阵列具有第一多个位线，每个位线耦合到一列存储单元。第二阵列具有第二多个位线，每个位线耦合到一列存储单元。感测放大器能够以开放位线配置选择性地连接到第一多个位线中的至少一个位线以及第二多个位线中的至少一个互补位线。具有与位线预充电电压相对应的电压VBL的电压供应选择性地连接到每个位线。逻辑在读操作期间将每个位线和互补位线选择性地连接到感测放大器和电压供应中的一个。连接到感测放大器的每个位线与同时连接到电压供应的位线相邻。还描述了一种方法。
【专利说明】降低的噪声DRAM感测
[0001]相关申请的交叉引用及优先权要求
[0002]本申请要求在2011年10月4日提交的、申请号为61/542986的美国临时专利申请的优先权。
【技术领域】
[0003]本发明总的涉及半导体存储装置，并且更具体地，涉及用于在动态随机访问存储装置中进行感测的方法和设备。
【背景技术】
[0004]在诸如动态随机访问存储器(DRAM)的许多传统存储系统中，在存储单元中存储二进制数字(位)，并且由指定与给定单元关联的线性地址的处理器来访问该二进制数字(位)。这样的系统提供了对于存储系统的任意部分的快速访问。在DRAM领域，存在用于排列存储单元和位线的两种公知架构，每种架构提供不同的优势和劣势。
[0005]第一种架构是开放位线架构，通常如图1A和IB所示。图1A所示的排列代表在制造的装置上存储单元、位线和字线关于位线感测放大器的物理布局。有意省略了一些电路以简化该示意图。本领域技术人员应理解，字线可垂直于位线延伸，存储单元可位于每个字线和位线之间的交叉处附近，并且读/写电路耦合到位线。互补位线32和34分别从位线感测放大器33的左侧和右侧向外延伸至存储阵列20和22。诸如感测放大器33的位线感测放大器是本领域公知的，并且通常包括交叉耦合的CMOS晶体管的互补对。位线32和34之间连接有η沟道均衡晶体管(未示出)，用于使这两个位线一起短路，并且该η沟道均衡晶体管具有由位线均衡信号BLEQ控制的栅极。位线32和34、均衡晶体管以及感测放大器33形成一个开放位线对。由位线36和37、均衡晶体管(未示出)和感测放大器38构成的另一个位线对被配置为与第一开放位线对中它们的对应元素相同。如图1A所示，在存储装置中，多个开放位线对以彼此堆叠的方式进行排列，其中连接到感测放大器33的左侧的所有位线是左阵列20的部分，并且连接到感测放大器33的右侧的所有位线是右阵列22的部分。对于DRAM存储器来说，需要在读取所存储的数据之前，通过位线预充电晶体管(未示出)，在从连接到位线的DRAM存储单元读取数据之前，将该位线预充电到中点电位电平该中点电位电平通常是由位线感测放大器使用的高供电电位的一半。这是为了让位线感测放大器在由存储单元存储电容器添加或者移除电荷时检测到位线的电位电平中的小变动。可替换地，可以通过将位线耦合到被校准到期望电位V&的电压供应，来将它们预充电到电位电平Vb1j。
[0006]将简要地描述用于图1A的开放位线架构的读取和预充电操作。假设在之前的操作中，已经将所有位线预充电到在高和低逻辑电位电平之间的中点电位电平在读操作期间，驱动左阵列或者右阵列的一个字线，来访问连接到相应阵列的每个位线的一个存储单元。未访问的阵列的位线保持在中点电位电平，该中点电位电平是感测放大器在感测所访问阵列的位线上的数据期间使用的参考电位电平。可选地，阵列20、22都包含互补数据，在这种情况下，阵列20、22两者的对应字线被驱动，并且每对互补位线的电位朝相反的方向变化，从而增加了将由感测放大器检测的电位的偏移。当所访问的存储单元的存储电容器耦合到位线时，感测放大器检测该位线的电位电平的偏移，并且放大和锁存该位线的完整CMOS逻辑电位电平。由于感测放大器是交叉耦合的锁存电路，因此在读出数据后，将所访问的位线及其对应的互补位线驱动到相反的逻辑电位电平，并且由于所选择的字线保持激活，因此将完整CMOS电平恢复到每个访问的单元中。接下来再次预充电位线，为下一次读操作做准备。
[0007]如图1B中可见，开放位线架构允许采用6F2单元设计来高效封装DRAM单元，以减少由存储阵列占用的总面积。然而，当在单个读操作中同时感测阵列的所有位线时，相邻位线之间(尤其是感测相反电位的相邻位线之间)的电容耦合可产生串扰噪声。该串扰可暴露其自身，例如，如果位线上的上升电位拉起相邻电位上的下降电位，或者反过来，从而干扰了感测放大器快速和准确检测要读取的位的能力，这导致增加的访问时间和潜在的读取错误。可以通过采用能够存储更多电荷的较大电容来制造DRAM单元，从而在一定程度上缓解这些错误。然而，这种方法有其自身的缺陷，包括增加的功耗并且限制了 DRAM阵列的尺寸的缩小。开放位线架构的另一个缺点是每个感测放大器必须在两个位线间距内适配，其会使得整个装置的布局具有挑战。
[0008]第二种架构是折叠位线架构，通常如图2A和2B所示。图2A中所示的排列代表在制造的装置上单元、位线和字线关于位线感测放大器的物理布局。有意地省略了一些电路以简化该示意图。本领域技术人员应理解，字线可垂直于位线延伸，存储单元可位于每个字线和位线之间的交叉处附近，并且读/写电路耦合到位线。互补位线46和47从共享位线感测放大器41的左侧向外延伸到存储阵列50内，并且互补位线48和49从感测放大器41的右侧向外延伸到存储阵列52内。诸如感测放大器41的共享位线感测放大器是本领域公知的，并且通常包括一对交叉耦合的CMOS晶体管的互补对。在位线46和47之间、在位线46和47的相对端处连接有η沟道均衡晶体管(未示出)。类似地，在位线48和49之间、在位线48和49的相对端处连接有η沟道均衡晶体管(未示出)。用于左存储阵列50的均衡晶体管(未示出)具有由左阵列位线均衡信号BLEQ_L控制的栅极，并且用于右存储阵列52的均衡晶体管(未示出)具有由右阵列位线均衡信号BLEQ_R控制的栅极。在典型的阵列中，在一列中排列共享感测放大器和相应的折叠位线对，并且可以并排排列几个列。在图2A中，用于左阵列50的位线46和47以及均衡晶体管位于左阵列50内，并且用于右阵列52的位线48和49以及均衡晶体管位于右阵列52内。类似于开放位线架构，在读取所存储的数据之前对位线进行预充电。
[0009]将简要描述关于图2A的折叠位线架构的读取和预充电操作。假设在之前的操作中，已经将所有的位线预充电到在高和低逻辑电位电平之间的中点电位电平在读操作期间，驱动左阵列或右阵列的一个字线，以访问连接相应阵列的每个位线(例如位线BLO或BLO*)的一个存储单元，并且关闭对应的均衡控制信号BLEQ_L或BLEQ_R。未被访问的阵列的折叠互补位线，例如BLl和BL1*，保持在预充电的中点电位电平。如果由驱动的字线访问连接到BLO的存储单元,则互补位线BL0*保持在预充电的中点电位电平Vb1j,该中点电位电平是由感测放大器41使用的参考电位电平。因此，如果访问连接到BL0*的存储单元而不是连接到BLO的存储单元，则转变每个位线的角色。此外，如果驱动的字线访问连接到BLl或BLl*的存储单元，则转变两个折叠的位线对的角色。可选地，由位线BLO、BLO*访问的存储单元包含互补数据，在这种情况下，驱动两个互补单元的对应字线，并且每对互补位线的电位朝相反方向变化，从而增加了将由感测放大器检测的电位的偏移。由于感测放大器是交叉耦合的锁存电路，则在读出数据后，将所访问的位线及其对应的互补位线驱动到相反的逻辑电位电平。接下来再次预充电位线，为下一次读操作做准备。
[0010]尽管折叠位线架构通常要比开放位线架构产生较少的噪声，并且针对感测放大器允许四个位线间距，但该架构具有其自身的缺陷。特别是折叠位线架构不允许DRAM单元的高效封装，与图1B的6F2开放位线布局相比，通常需要如图2B所示的较大的8F2单元设计。
[0011]已经提出了结合开放和折叠位线架构的特征的各种排列。这些排列提供了在两种架构的优点和缺点之间的不同程度的折衷。然而，相信可能有进一步的改进。
[0012]因此，需要提供一种操作时具有降低的噪声、且按高效封装密度排列(以占用较小硅面积)的动态存储阵列架构。
[0013]还需要提供一种具有降低的功耗的动态存储阵列架构。
[0014]还需要提供一种允许感测放大器的简化排列的开放位线动态存储阵列架构。
[0015]还需要提供一种操作具有这些特征的动态存储阵列架构的方法。
【发明内容】
[0016]本发明的一个目标是解决现有技术的一个或多个缺陷。
[0017]本发明的另一个目标是提供具有开放位线架构的动态存储阵列，其中耦合到感测放大器的第一位线与同时保持在位线预充电电压的第二位线相邻。
[0018]本发明的另一个目标是提供具有开放位线架构以及具有逻辑的动态存储阵列，该逻辑用于将每个位线选择性地耦合到感测放大器或者参考电压，使得在每个感测操作期间，感测阵列的一些位线，同时将阵列的其余位线保持在参考电压。
[0019]本发明的另一个目标是提供一种方法，该方法通过同时感测阵列的位线以及将该阵列的相邻位线保持在参考电压来操作具有开放位线架构的动态存储阵列。
[0020]在一个方面，动态随机访问存储装置具有按行和列排列的存储单元的第一阵列。第一阵列具有第一多个位线。每个位线被耦合到第一阵列中的一列存储单元。按行和列排列存储单元的第二阵列。第二阵列具有第二多个位线。每个位线被耦合到第二阵列中的一列存储单元。多个感测放大器中的每个感测放大器能够以开放位线配置选择性地连接到所述第一多个位线中的至少一个位线以及所述第二多个位线中的至少一个互补位线。电压供应具有与位线预充电电压相对应的电压电压供应被选择性地连接到所述第一和第二多个位线中的每个位线。逻辑在读操作期间将所述第一多个位线中的每个位线和所述第二多个位线中的互补位线选择性地连接到感测放大器和电压供应中的一个,使得连接到感测放大器的每个位线与同时连接到电压供应的位线相邻。
[0021]在进一步的方面，对于每个位线，在该位线和所述多个感测放大器中的一个之间连接有隔离晶体管，该隔离晶体管用于将该位线选择性地连接到所述一个放大器。对于每个位线，在该位线和电压供应之间连接有预充电晶体管，该预充电晶体管用于将该位线选择性地连接到电压供应。逻辑响应于至少一个输入信号来为每个位线激活隔离晶体管和预充电晶体管中的一个。[0022]在进一步的方面，逻辑响应于至少一个输入信号，每隔两个位线将一个位线连接到电压供应；并且将其余的位线连接到对应的感测放大器。
[0023]在进一步的方面，所述多个感测放大器是多个成对的感测放大器。逻辑将每对感测放大器选择性地耦合到所述多个位线中的三个位线。
[0024]在进一步的方面，逻辑响应于至少一个输入信号以将每个位线连接到感测放大器和电压供应中的一个。
[0025]在进一步的方面，所述至少一个输入信号指示有效字线，其中在该有效字线上执行读操作。
[0026]在进一步的方面，响应于至少一个输入信号，将在存储单元处与有效字线交叉的每个位线连接到感测放大器。响应于至少一个输入信号，将不在单元处与有效字线交叉的每个位线连接到电压供应。
[0027]在另一个方面，操作具有开放位线配置的多个位线的动态随机访问存储阵列的方法包括:将多个位线预充电到参考电压V&;以及在读操作期间，将所述多个位线的第一子集连接到相应的感测放大器，而将所述多个位线的第二不同子集同时连接到具有电位的电压供应。连接到感测放大器的每个位线与同时连接到电压供应的位线相邻。
[0028]在进一步的方面，连接所述多个位线的第一和第二子集还包括:对于每个位线，响应于至少一个输入信号，选择性地激活在该位线和多个感测放大器中的一个之间进行连接的隔离晶体管，用于将该位线选择性地连接到所述一个放大器；以及对于每个位线，响应于至少一个输入信号选择性地激活在该位线和电压供应之间进行连接的预充电晶体管，用于将该位线选择性地连接到电压供应。
[0029]在进一步的方面，响应于至少一个输入信号，每隔两个位线将一个位线连接到电压供应。响应于至少一个输入信号将其余位线连接到对应的感测放大器。
[0030]在进一步的方面，将每对感测放大器选择性地耦合到所述多个位线中的三个位线。
[0031]在进一步的方面，响应于至少一个输入信号经由逻辑连接所述多个位线的第一和
第二子集。
[0032]在进一步的方面，所述至少一个输入信号指示有效字线，其中在该有效字线上执行读操作。
[0033]在进一步的方面，所述多个位线的第一子集与在存储单元处与有效字线交叉的位线相对应。所述多个位线的第二子集与不在存储单元处与有效字线交叉的位线相对应。
[0034]在另一个方面，用于动态随机访问存储阵列的位线架构包括多个感测放大器。电压供应具有与位线预充电电压相对应的电压V&。按列排列多个位线。所述多个位线中的每一个能够以开放位线配置选择性地连接到电压供应以及所述多个感测放大器中的至少一个感测放大器中的每一个。逻辑在读操作期间将多个位线中的每一个选择性地连接到感测放大器和电压供应中的一个，使得连接到感测放大器的每个位线与同时连接到电压供应的位线相邻。
[0035]在进一步的方面，对于每个位线，在该位线和所述多个感测放大器中的一个之间连接有隔离晶体管，用于将该位线选择性地连接到所述一个放大器。对于每个位线，在该位线和所述电压供应之间连接有预充电晶体管，用于将该位线选择性地连接到电压供应。逻辑响应于至少一个输入信号，来为每个位线激活隔离晶体管和预充电晶体管中的一个。
[0036]在进一步的方面，逻辑响应于至少一个输入信号，以每隔两个位线将一个位线连接到电压供应；并且将其余位线连接到对应的感测放大器。
[0037]在进一步的方面，所述多个感测放大器是多个成对的感测放大器。逻辑将每对感测放大器选择性地耦合到所述多个位线中的三个位线。
[0038]在进一步的方面，逻辑响应于至少一个输入信号，以将每个位线连接到感测放大器和电压供应中的一个。
[0039]在进一步的方面，所述至少一个输入信号指示有效字线，其中在该有效字线上执行读操作。
[0040]在进一步的方面，响应于至少一个输入信号，将在存储单元处与有效字线交叉的每个位线连接到感测放大器。响应于至少一个输入信号，将不在单元处与有效字线交叉的每个位线连接到电压供应。
[0041]根据以下的描述、附图和所附权利要求，本发明实施例的额外和/或可替换的特征、方面和优点将变得明显。
【专利附图】
【附图说明】
[0042]图1A是根据现有技术的实施例的开放位线DRAM的示意图；
[0043]图1B是图1A的实施例的DRAM单元布局的示意图；
[0044]图2A是根据现有技术的实施例的折叠位线DRAM的示意图；
[0045]图2B是图2A的实施例的DRAM单元布局的示意图；
[0046]图3A是根据第一实施例的开放位线DRAM的示意图；
[0047]图3B是图3A的实施例的DRAM单元布局的示意图；
[0048]图4是根据第二实施例的开放位线DRAM的示意图；
[0049]图5是图4的DRAM的单个阵列的示意图，其中在该阵列上执行读操作；
[0050]图6-9是二进制到三进制转换电路的示例的逻辑电路；
[0051]图10是根据一个实施例的时序图；以及
[0052]图11是根据第三实施例的开放位线DRAM的示意图。
【具体实施方式】
[0053]参考图3A和3B，将根据第一实施例描述动态随机访问存储(DRAM)装置100。图3A示出在字线110和位线112的交叉处排列的DRAM单元108的三个阵列102、104、106。感测放大器118的两个体114、116在阵列102、104、106的阵列对之间排布，并且耦合到开放位线架构中的位线112。每个单元108可以是包括单个晶体管和电容器的传统的IT DRAM单元。应理解，通过在每对阵列之间提供感测放大器118的体，可以使用任何数量的阵列。还应理解，通过提供期望数量的字线110和位线112，以及提供与位线112的数量对应的每个体中的适当数量的感测放大器118，可以将阵列102、104、106缩放到任何期望的大小。单个DRAM装置100中的所有阵列102、104、106通常为相等的大小，但并不必须是相等大小。从图3B应理解，每个阵列102、104、106的DRAM单元108根据开放位线架构典型的6F2单元设计进行排列，并且与折叠位线架构典型的8F2单元设计相比封装更为密集。图3B的DRAM单元相对于字线错开，不像图1B的单元(都排列在公共字线上)，其原因将在下文中进一步详细描述。
[0054]再次参考图3A，位线112经由逻辑120选择性地耦合到感测放大器118和位线参考电压供应逻辑120包括在位线112和感测放大器118之间连接的隔离晶体管122，以及在位线112和位线参考电压V&之间连接的预充电晶体管124。隔离晶体管122和预充电晶体管124由位线选择信号S0、S1、S2选择性地激活。在该实施例中，在每个阵列中，三个位线112的组经由隔离晶体管122耦合到两个感测放大器118。可以通过提供经由相同的逻辑120连接的三个位线112的附加组和两个感测放大器118来无限地重复该布局，以实现任何期望大小的阵列102、104、106。在该实施例中，耦合到两对感测放大器118的位线112是交错的，使得(最好参见图5)位线112A、112C、112E耦合到一对感测放大器118，并且位线112B、112D、112F耦合到另一对感测放大器118。这仅是对本领域普通技术人员来说显而易见的几种可能的排列中的一种排列，并且应理解，逻辑120可适用于适应任何这样的排列。应理解，DRAM装置100的所有阵列可具有通过相同的逻辑120耦合到感测放大器118的相邻体的位线112。
[0055]现参考图5，将关于阵列104的位线112A、112B、112C、112D、112E、112F描述读操
作。应理解，沿指定字线Iio的总长度进行DRAM读操作，并且由其余的感测放大器118以类似方式感测阵列104中其余的位线112。还应理解，作为开放位线架构的典型操作，在阵列104上的读操作期间，用于感测阵列104中的位线112的每个感测放大器118还耦合到相邻阵列中的互补位线112。本领域技术人员应该理解传统读操作中的一些公知步骤，并且将不会详细描述这些步骤。应理解，可采用类似的方式执行其他阵列102、106上的读操作。要执行读操作，以传统方式指定行地址，以标识阵列104中将被读取的字线。在说明性的示例中，指定字线IlOB的行地址。以传统的方式将阵列104的位线112预充电到位线参考电压V&，该位线参考电压V&通常但并非必须是电源电位的一半。
·[0056]现参考图6-9，行地址还用于生成由逻辑120作为输入接收的位线选择信号S0、S1、S2。根据指定的行地址，位线选择信号S0、S1、S2通过激活相应的隔离晶体管122来确定包括三个位线112的每个组中哪两个位线112被耦合到两个对应的感测放大器118，以及通过激活相应的预充电晶体管124来确定包括三个位线112的每个组中哪个位线112被耦合到位线参考电压V&。可采用任何适当的方式来生成位线选择信号S0、S1、S2。在所示的实施例中，位线选择信号S0、S1、S2是二进制行地址模3的三进制表示，其可以例如由图6-9中所示的二进制到三进制转换器150来生成。二进制到三进制转换器150的每个逻辑单元A (图7)在其输入处接收行地址的两个二进制位(例如A0、A1)以及它们的补数(例如A0, λ?)，并且输出行地址模3的该部分的三进制表示(例如B00、B01、B02)。每个逻辑单元B (图8)在其输入处接收两个逻辑单元A的输出(例如，B00、B01、B02 ;B10、B11、B12)，并且输出它们的和模3的三进制表示(例如COO、COU C02)。根据需要，可提供多级逻辑单元B，以处理任何数量的二进制地址位，并且输出单个的三位结果D00、D01、D02。逻辑单元(图9)在其输入处接收位D00、D01、D02，并且当行激活信号为逻辑高时将它们进行反转，结果得到三位的位线选择信号S0、S1、S2，其中两个位为逻辑高并且一个位为逻辑低。应理解，可根据逻辑120中使用的逻辑门的排列而省略逻辑单元D。美国专利N0.5396450更为详细地描述了该二进制到三进制转换器150，该美国专利通过引用被全部包含于此。应理解，对于本领域普通技术人员来说，生成位线选择信号S0、S1、S2的其他适当的方法是显而易见的。还应理解，可根据位线连接到感测放大器和位线参考电压V&的周期性，来提供更多或更少的位线选择信号。例如，如果在读操作期间位线112每隔一个被感测，并且位线112每隔一个耦合到位线参考电压V&，则代表单个位的一个选择信号将足以指示哪个位线112将被感测以及哪个位线112将被耦合到位线参考电压V&。
[0057]在该示例中，字线IlOB具有二进制行地址00000001，其生成位线选择信号S0=1、S1=0、S2=1。如图5中的图形化描述，这些位线选择信号使得逻辑120将每个位线112耦合到感测放大器118 (通过激活相应的隔离晶体管122)或者具有V&参考电位的电压供应(通过激活相应的预充电晶体管124)中的任一个。由感测放大器118C和118D感测位线112A和112C，感测放大器118C和118D检测在单元108A和108C处存储的数据。由感测放大器118A和118B感测位线112D和112F，感测放大器118A和118B检测在单元108D和108F处存储的数据。位线112B和112D耦合到V&参考电位，由于图3B中错开的单元排列，该位线112B和112D不具有字线IlOB上的单元。现参考图10，示出了与每个有效字线110对应的位线选择信号S0、S1、S2。应理解，耦合到一对感测放大器118的包括三个位线112的每个组与同一系列的位线选择信号S0、S1、S2相对应，并且逻辑120被配置为响应位线选择信号S0、S1、S2，使得在读操作期间，在单元108处与有效字线110交叉的位线112被耦合到感测放大器118，而不在单元108处与有效字线110交叉的位线112保持在νΒ?参考电位。
[0058]在该排列中，在每个读操作期间，阵列104中的位线112每隔两个被连接到V&参考电位，使得当前由感测放大器感测的每个位线112与当前连接到V&参考电位的位线112相邻。因此，正被感测的每个位线112仅与同时被感测的一个其他位线112相邻，并且通过保持在V&参考电位的位线112屏蔽了相对侧的串扰，从而减少了串扰和读取错误的可能性。应理解，可替换地，可将更多或者更少的位线112保持在V&参考电位，同时感测更少或者更多的位线，从而提供以更大或者更小的程度屏蔽由于相邻位线112之间的电容耦合造成的串扰，以及提供了阵列的紧凑性或者(需要将位线适当地耦合到感测放大器的)逻辑的复杂度的可能的折衷。
[0059]参考图4，将根据第二实施例描述DRAM装置200。与DRAM100中的对应特征类似的DRAM200的特征被给予类似的编号，并`且一些特征将不再详细描述。DRAM200具有三个阵列202、204、206，每个阵列具有在字线210和位线212之间的交叉处排列的DRAM单元208。感测放大器218排布在阵列202、204、206的阵列对之间，并且耦合到开放位线架构中的位线212。单元208采用与图3A和3B的实施例相同的错开6F2设计进行排列。
[0060]仍参考图4，位线212经由逻辑220选择性地耦合到感测放大器218和位线参考电压供应逻辑220包括在位线212和感测放大器218之间连接的隔离晶体管222，以及在位线212和位线参考电压V&之间连接的预充电晶体管224。由位线选择信号S1、S2选择性地激活隔离晶体管222和预充电晶体管224。在该实施例中，在每个阵列中，包括三个位线212的组经由隔离晶体管222耦合到两个感测放大器218。通过提供经由相同逻辑220连接的包括三个位线212的附加组和两个感测放大器218，可无限重复该布局，以实现任何期望大小的阵列202、204、206。在该实施例中，耦合到两对感测放大器218的位线212被分组在一起，使得每对感测放大器218耦合到包括三个相邻位线212的组。这仅是对本领域普通技术人员来说显而易见的几种可能的排列中的一种，并且应理解，逻辑220可适用于适应任何这样的排列。应理解，DRAM装置200的所有阵列可具有通过相同的逻辑220耦合到感测放大器218的相邻体的位线212。
[0061]装置200的读操作类似于装置100的读操作。应理解，作为开放位线架构的典型操作，例如，在阵列204上的读操作期间，用于感测阵列204中的位线212的每个感测放大器218还被耦合到相邻阵列中的互补位线212。本领域技术人员应理解传统读操作中的一些公知步骤，并且将不再详细描述该公知步骤。应理解，可采用类似的方式执行其他阵列202,206上的读操作。要执行读操作，以传统方式指定行地址，以标识阵列204中将要读取的字线。以传统方式将阵列204的位线212预充电到位线参考电压V&，该位线参考电压V&通常但并非必须是电源电位的一半。
[0062]行地址还用于生成由逻辑220作为输入接收的位线选择信号S0、S1、S2，例如使用图6-9中所示的逻辑或者使用任何其他适合的逻辑。根据指定的行地址，位线选择信号S0、S1、S2通过激活相应的隔离晶体管222确定将包括三个位线212的每个组中的哪两个位线212耦合到两个对应的感测放大器218，以及通过激活相应的预充电晶体管224确定将包括三个位线212的每个组中的哪个位线212耦合到位线参考电压V&。可采用任何适当的方式生成位线选择信号S0、S1、S2。应理解，逻辑220被配置为响应位线选择信号S0、S1、S2，使得在读操作期间，在单元208处与有效字线210交叉的位线212被耦合到感测放大器218，而不在单元208处与有效字线210交叉的位线212保持在V&参考电位。
[0063]在该排列中，在每个读操作期间，阵列204中的位线212每隔两个被连接到V&参考电位，使得当前由感测放大器感测的每个位线212与当前连接到V&参考电位的位线212相邻。因此，正被感测的每个位线212仅与同时被感测的一个其他位线212相邻，并且通过保持在V&参考电位的位线212屏蔽了相对侧的串扰，从而降低了串扰以及读取错误的可能性。应理解，可替换地，可将更多或者更少的位线212保持在V&参考电位，同时感测更少或者更多的位线212，从而提供以更大或者更小的程度屏蔽由于相邻位线212之间的电容耦合造成的串扰，以及提供了阵列的紧凑性或者(需要将位线适当地耦合到感测放大器的)逻辑的复杂度的可能的折衷。
[0064]参考图11，将根据第三实施例描述DRAM装置300。与DRAM100中的对应特征类似的DRAM200的特征被给予类似的编号，并且一些特征将不再详细描述。DRAM300具有多个阵列，其中仅示出阵列204，每个阵列具有在字线310和位线312之间的交叉处排列的DRAM单元308。感测放大器318排布在阵列对之间，并且耦合到开放位线架构中的位线312。单元308采用与图3A和3B的实施例相同的错开6F2设计进行排列。
[0065]仍参考图11，位线312经由逻辑320选择性地耦合到感测放大器318和位线参考电压供应在该实施例中，每个位线312经由逻辑320耦合到对应的感测放大器318。逻辑320包括在位线312和感测放大器318之间进行连接的隔离晶体管322，以及在位线312和位线参考电压V&之间进行连接的预充电晶体管324。由位线选择信号S0、S1、S2选择性地激活隔离晶体管322和预充电晶体管324。通过提供经由相同逻辑320连接的包括三个位线312的附加组和三个感测放大器318，可无限重复该布局，以实现任何期望大小的阵列304。在该实施例中，耦合到阵列304的每一侧的感测放大器318的位线312是交错的，使得位线312A、312C、312E被耦合到阵列304的一侧的感测放大器318，且位线312B、312D、312F被耦合到阵列304的相对侧的感测放大器318。这仅是对本领域普通技术人员来说显而易见的几个可能的排列中的一种，并且应理解，逻辑320可适用于适应任何这样的排列。应理解，DRAM装置300的所有阵列可具有通过相同的逻辑320耦合到感测放大器318的相邻体的位线312。
[0066]装置300的读操作类似于装置100的读操作。应理解，作为开放位线架构的典型操作，例如，在阵列304上的读操作期间，用于感测阵列304中的位线312的每个感测放大器318还被耦合到相邻阵列中的互补位线312。本领域技术人员应理解传统读操作中的一些公知步骤，并且将不再详细描述该公知步骤。应理解，可采用类似的方式执行其他阵列上的读操作。要执行读操作，以传统方式指定行地址，以标识阵列304中将要读取的字线。以传统方式将阵列304的位线312预充电到位线参考电压V&，该位线参考电压V&通常但并非必须是电源电位的一半。
[0067]行地址还用于生成由逻辑320作为输入接收的位线选择信号S0、S1、S2，例如使用图6-9中所示的逻辑或者使用任何其他适合的逻辑。根据指定的行地址，位线选择信号S0、S1、S2通过激活相应的隔离晶体管322来确定将包括三个位线312的每个组中的哪两个位线312耦合到两个对应的感测放大器318，以及通过激活相应的预充电晶体管324确定将包括三个位线312的每个组中的哪个位线312耦合到位线参考电压V&。可采用任何适当的方式来生成位线选择信号S0、S1、S2。应理解，逻辑320被配置为响应位线选择信号S0、S1、S2，使得在读操作期间，在单元308处与有效字线310交叉的位线312被耦合到感测放大器318，而不在单元308处与有效字线310交叉的位线312保持在V&参考电位。
[0068]在这种排列中，在每个读操作期间，阵列304中的位线312每隔两个被连接到参考电位，使得当前由感测放大器感测的每个位线312与当前连接到V&参考电位的位线312相邻。因此，正被感测的每个位线312仅与同时被感测的一个其他位线312相邻，并且通过保持在V参考电位的位线312屏蔽了相对侧的串扰，从而降低了串扰以及读取错误的可能性。应理解，可替换地，可将更多或者更少的位线312保持在V&参考电位，同时感测更少或者更多的位线312，从而提供以更大或者更小的程度屏蔽由于相邻位线312之间的电容耦合造成的串扰，以及提供了阵列的紧凑性或者(需要将位线适当地耦合到感测放大器的)逻辑的复杂度的可能的折衷。作为在无需牺牲单元布局的紧凑性的情况下在相邻位线之间改善屏蔽的结果，可以实现多个优点。由于没有串扰带来的噪声，可以更快速且可靠地进行感测操作。另外或者可替换地，在一些实施例中，可能不用牺牲读操作的可靠性就能感测更小的存储电荷，从而允许使用更小的电容，并且可能导致甚至更为紧凑的存储单元排列。更快速地检测更小的电荷还可以导致降低的功耗。此外，单元的错开排列可以在每次读操作时提供减低的功耗，这是因为每个读操作导致更少的单元被读取。此外，将三个位线耦合到两个感测放大器允许每个感测放大器占用三个位线间距，从而简化了感测放大器的布局。
[0069]对于本领域技术人员来说，对本发明的上述实施例的修改和改进是显而易见的。前面的描述意在作为示例，而不是为了进行限定。因此，本发明的范围意在由所附权利要求的范围唯一限定。
【权利要求】
1.一种动态随机访问存储装置，包括: 按行和列排列的存储单元的第一阵列，所述第一阵列包括第一多个位线，每个位线被耦合到所述第一阵列中的一列存储单元； 按行和列排列的存储单元的第二阵列，所述第二阵列包括第二多个位线，每个位线被耦合到所述第二阵列中的一列存储单元； 多个感测放大器，每个感测放大器能够以开放位线配置选择性地连接到所述第一多个位线中的至少一个位线以及所述第二多个位线中的至少一个互补位线； 具有与位线预充电电压相对应的电压V&的电压供应，所述电压供应能够选择性地连接到所述第一多个位线和所述第二多个位线中的每个位线；以及 逻辑，用于在读操作期间将所述第一多个位线中的每个位线和所述第二多个位线中的互补位线选择性地连接到感测放大器和所述电压供应中的一个，使得连接到所述感测放大器的每个位线与同时连接到所述电压供应的位线相邻。
2.根据权利要求1所述的动态随机访问存储装置，其中所述逻辑包括: 对于每个位线的、在该位线和所述多个感测放大器中的一个之间进行连接的隔离晶体管，用于将该位线选择性地连接到所述一个放大器； 对于每个位线的、在该位线和所述电压供应之间进行连接的预充电晶体管，用于将该位线选择性地连接到所述电压供应， 所述逻辑响应于至少一个输入信号，来为每个位线激活所述隔离晶体管和所述预充电晶体管中的一个。
3.根据权利要求1所述的动态随机访问存储装置，其中: 所述逻辑响应于至少一个输入信号，以: 每隔两个位线将一个位线连接到所述电压供应；以及 将其余的位线连接到对应的感测放大器。
4.根据权利要求3所述的动态随机访问存储装置，其中: 所述多个感测放大器是多个成对的感测放大器；以及 所述逻辑将每对感测放大器选择性地耦合到所述多个位线中的三个位线。
5.根据权利要求1所述的动态随机访问存储装置，其中:` 所述逻辑响应于至少一个输入信号，以将每个位线连接到所述感测放大器和所述电压供应中的一个。
6.根据权利要求5所述的动态随机访问存储装置，其中: 所述至少一个输入信号指示有效字线，其中在该有效字线上执行读操作。
7.根据权利要求6所述的动态随机访问存储装置，其中: 在存储单元处与所述有效字线交叉的每个位线响应于所述至少一个输入信号连接到感测放大器；以及 不在单元处与所述有效字线交叉的每个位线响应于所述至少一个输入信号连接到所述电压供应。
8.一种操作具有开放位线配置的多个位线的动态随机访问存储阵列的方法，包括: 将所述多个位线预充电到参考电压;以及 在读操作期间，将所述多个位线的第一子集连接到相应的感测放大器，而将所述多个位线的第二不同子集同时连接到具有电位的电压供应； 使得连接到所述感测放大器的每个位线与同时连接到所述电压供应的位线相邻。
9.根据权利要求8所述的方法，其中: 连接所述多个位线的第一和第二子集还包括: 对于每个位线，响应于至少一个输入信号，选择性地激活在该位线和多个感测放大器中的一个之间进行连接的隔离晶体管，用于将该位线选择性地连接到所述一个放大器；以及 对于每个位线，响应于至少一个输入信号，选择性地激活在该位线和所述电压供应之间进行连接的预充电晶体管，用于将该位线选择性地连接到所述电压供应。
10.根据权利要求8所述的方法，还包括: 响应于至少一个输入信号，每隔两个位线将一个位线连接到所述电压供应；以及 响应于所述至少一个输入信号将其余位线连接到相应的感测放大器。
11.根据权利要求10所述的方法，还包括: 将每对感测放大器选择性地耦合到所述多个位线中的三个位线。
12.根据权利要求8所述的方法，其中: 连接所述多个位线的第 一和第二子集包括: 响应于至少一个输入信号经由逻辑连接所述多个位线的第一和第二子集。
13.根据权利要求12所述的方法，其中: 所述至少一个输入信号指示有效字线，其中在该有效字线上执行读操作。
14.根据权利要求13所述的方法，其中: 所述多个位线的第一子集与在存储单元处与所述有效字线交叉的位线相对应；以及 所述多个位线的第二子集与不在存储单元处与所述有效字线交叉的位线相对应。
15.一种用于动态随机访问存储阵列的位线架构，包括: 多个感测放大器； 电压供应，具有与位线预充电电压相对应的电压V& ； 按列排列的多个位线，所述多个位线中的每一个能够以开放位线配置选择性地连接到所述电压供应以及所述多个感测放大器中的至少一个感测放大器中的每一个；以及 逻辑，用于在读操作期间将所述多个位线中的每一个选择性地连接到感测放大器和所述电压供应中的一个，使得连接到所述感测放大器的每个位线与同时连接到所述电压供应的位线相邻。
16.根据权利要求15所述的位线架构，其中所述逻辑包括: 对于每个位线的、在该位线和所述多个感测放大器中的一个之间进行连接的隔离晶体管，用于将该位线选择性地连接到所述一个放大器； 对于每个位线的、在该位线和所述电压供应之间进行连接的预充电晶体管，用于将该位线选择性地连接到所述电压供应， 所述逻辑响应于至少一个输入信号，来为每个位线激活所述隔离晶体管和所述预充电晶体管中的一个。
17.根据权利要求15所述的位线架构，其中: 所述逻辑响应于至少一个输入信号，以:每隔两个位线将一个位线连接到所述电压供应；以及 将其余位线连接到相应的感测放大器。
18.根据权利要求17所述的位线架构，其中: 所述多个感测放大器是多个成对的感测放大器；以及 所述逻辑将每对感测放大器选择性地耦合到所述多个位线中的三个位线。
19.根据权利要求15所述的位线架构，其中: 所述逻辑响应于至少一个输入信号，以将每个位线连接到所述感测放大器和所述电压供应中的一个。
20.根据权利要求19所述的位线架构，其中: 所述至少一个输入信号指示有效字线，其中在该有效字线上执行读操作。
21.根据权利要求20所述的位线架构，其中: 在存储单元处与所述有效字线交叉的每个位线响应于所述至少一个输入信号连接到感测放大器；以及 不在单元处 与所述有效字线交叉的每个位线响应于所述至少一个输入信号连接到所述电压供应。
【文档编号】G11C11/4091GK103858171SQ201280049151
【公开日】2014年6月11日 申请日期:2012年10月3日 优先权日:2011年10月4日
【发明者】B·J·崔 申请人:考文森智财管理公司