非易失性存储器及半导体装置的制作方法

本发明涉及使用齐纳击穿元件（以下也称为ZapFuse）的非易失性存储器（以下也称为PROM）及半导体装置，特别涉及适于抑制伴随大容量化的数据写入时的发热的产生的非易失性存储器及半导体装置。

背景技术：

齐纳击穿（Zener Zap）元件例如如专利文献1中记载的那样，是通过对击穿二极管（Zap Diode）施加击穿电压以上的反偏置电压，从而破坏PN结，使阳极电极和阴极电极之间短路而作为电阻的元件，该击穿二极管构成为在N半导体层的表面层形成P阱区域，在该P阱区域内形成P阳极区域和N阴极区域，在这些P阳极区域及N阴极区域中分别连接有阳极电极及阴极电极。

在将齐纳击穿元件用作1位（bit）的量的存储单元的PROM中，以进行各位的齐纳击穿元件的击穿来写入数据的模式，和对写入的数据进行读出模式进行工作。在读出模式中，使用对全部的位的齐纳击穿元件施加电流来读出各位的数据，向工作电路传递的方法和电路结构。

在PROM中，例如如专利文献2所述那样，设置有与所需要的存储容量相匹配的数量的齐纳击穿元件。

1个齐纳击穿元件（ZapFuse）如图10的布局图和图11的剖面图中所示那样，以N阱、活性区域（active）、N离子注入区域、P离子注入区域、触点及金属布线构成。

图11中的N活性区域是通过对图10的N阱上形成的活性区域进行N离子注入（例如P离子、As离子注入）而生成的区域。此外，图11中的P活性区域（图中记载为“pac”）是通过对图10的N阱上形成的活性区域进行P离子注入（例如B离子、BF2离子注入）而生成的区域。

该齐纳击穿元件（ZapFuse）以图12所示的电路来表示。如图12所示，齐纳击穿元件ZAP0具备阳极和阴极的2个端子。

再有，图11的P活性区域是图12的阳极，图11的N活性区域是图12的阴极。

在图13中，示出了将n个（n是2以上的整数）图12所示的齐纳击穿元件的阴极连接于公共线（节点0）的情况下的PROM的电路结构。

在图13中，从齐纳击穿元件ZAP1到齐纳击穿元件ZAPn的阴极分别共同地连接于节点0，从齐纳击穿元件ZAP1到齐纳击穿元件ZAPn的阳极分别连接于节点1到节点n。

在图14中，示出了图13所示的电路结构的PROM中的金属布线的布线例。

图14中的节点0～节点n分别对应于图13中的节点0～节点n。

现有技术文献

专利文献

专利文献1：日本特开2003-204069号公报；

专利文献2：日本特开2005-182899号公报。

发明要解决的问题

将齐纳击穿元件作为1位的量的存储单元而使用的PROM如专利文献1等记载的那样，具有小规模、经济性、可电写入、写入后的可靠性高等的特征，提出了与PROM等的大容量化相关的各种现有技术。

可是，这样的关于PROM的大容量化的现有技术将在增加存储单元（齐纳击穿元件）而谋求大容量化的情况下面积增大的情况作为课题，关于伴随增加齐纳击穿元件的情况的发热没有进行考虑。

即，在上述图10～图14中示出的结构中，在对齐纳击穿元件进行写入时，由于齐纳破坏而流过大电流，所以齐纳击穿元件发热，连接于阳极、阴极的布线用的金属由于热而变成高电阻，进而，存在电子漂移、应力迁移等的使布线的可靠性变差的问题。特别是伴随非易失性存储器（PROM）的大容量化，该问题也变大。

技术实现要素：

本发明正是为了解决上述问题点而完成的，其目的在于避免伴随使用齐纳击穿元件的非易失性存储器（PROM）的大容量化的数据写入时的发热的增大。

用于解决课题的方案

为了实现上述目的，本发明的非易失性存储器具备：多个齐纳击穿元件，分别具备在阱上形成的阴极区域和阳极区域；以及金属布线，形成在所述多个齐纳击穿元件上，共同连接于各个阴极区域并对各个所述齐纳击穿元件供给写入用的电压。

另一方面，为了实现上述目的，本发明的半导体装置，具备：上述非易失性存储器；以及中央处理装置，使用该非易失性存储器进行数据的写入及读出。

发明的效果

根据本发明，能够避免伴随使用齐纳击穿元件（ZapFuse）的非易失性存储器（PROM）的大容量化的数据写入时的发热的增大，能够谋求设置有本发明的非易失性存储器（PROM）的半导体装置及电子设备的工作的稳定化。

附图说明

图1是表示实施方式的非易失性存储器的结构例的布局图。

图2是表示图1的齐纳击穿元件的结构例的布局图。

图3是表示图2的齐纳击穿元件的剖面结构例的剖面图。

图4是表示图1的非易失性存储器的结构例的剖面图。

图5是表示使用了图1的非易失性存储器的存储元件电路的结构例的电路图。

图6是表示图5的存储元件电路的结构例的布局图。

图7是表示使用了图5的存储元件电路的非易失性存储器的结构例的电路图。

图8是表示实施方式的非易失性存储器的另一个结构例的布局图。

图9是表示具备实施方式的非易失性存储器的半导体装置的结构例的框图。

图10是表示现有的齐纳击穿元件的结构例的布局图。

图11是表示图10的齐纳击穿元件的剖面结构例的剖面图。

图12是表示图11的齐纳击穿元件的电路结构例的电路图。

图13是表示使用了多个图12的齐纳击穿元件的非易失性存储器的结构例的电路图。

图14是表示图13的非易失性存储器的结构例的布局图。

具体实施方式

以下，使用附图针对本发明的实施方式进行说明。

图1示出本实施方式的非易失性存储器（图中记载为“PROM”）1的结构，非易失性存储器1具备：齐纳击穿元件ZAP1～ZAPn（n是2以上的整数）和金属布线4，齐纳击穿元件ZAP1～ZAPn具备分别连接于阴极区域C0～Cn的电极20～2n及连接于阳极区域A1～An的电极31～3n。

齐纳击穿元件ZAP1～ZAPn是图2、图3所示结构的齐纳击穿元件。

该图2、图3所示的齐纳击穿元件与在现有技术的说明中以图10、图11所示的齐纳击穿元件的差异点在于，具备图2中的斜线部分、即图3中N活性区域与P活性区域重叠的部分（混合区域）。

像这样，在本实施方式的非易失性存储器1中，设置有通过N离子注入生成的N活性区域和通过P离子注入生成的P活性区域混合存在的区域，金属布线4以至少覆盖阱上的该阴极区域和阳极区域混合存在的部分（图中的斜线部分）的方式而形成。

再有，该重叠部分（混合存在区域）的宽度L形成得比P活性区域及N活性区域各自的活性区域宽度R宽。

此外，在本齐纳击穿元件中，通过对该N活性区域和P活性区域混合存在的部分的任一个进行齐纳破坏，从而进行数据的写入。此外，N活性区域和P活性区域混合存在的部分的宽度（L）在制造工序中被调整，宽度越小成为越容易被齐纳破坏的区域。

像这样，N活性区域和N活性区域混合存在的部分存在于P活性区域的两侧，以该结构形成1个齐纳击穿元件。

如图1所示，金属布线4经由通路孔5与各电极20～2n共同连接，经由各电极20～2n对阴极区域供给写入用及读出用的电压。此外，在各齐纳击穿元件ZAP1～ZAPn各自的阳极区域连接有电极31～3n，各电极31～3n连接于未图示的进行数据的写入或数据的读出的电路。

此外，各个齐纳击穿元件ZAP1～ZAPn具备2个阴极区域和在该2个阴极区域之间形成的1个阳极区域，与相邻的齐纳击穿元件共有2个阴极区域中的1个，并联连接于金属布线4。金属布线4在阳极区域和阴极区域的PN结部的长尺寸方向上延伸。

以下，针对这样结构的非易失性存储器1中的数据的写入工作进行说明。

例如在对齐纳击穿元件ZAP1写入数据的情况下，对金属布线4施加写入用的电压HV。由于齐纳击穿元件ZAP1～ZAPn各自的阴极区域经由电极20～2n在通路孔5与金属布线4连接，因此分别变成HV的电位。

在该状态下，通过使连接于齐纳击穿元件ZAP1的阳极区域的电极31为接地电平，使连接于齐纳击穿元件ZAP2～ZAPn各自的阳极区域的电极32～3n为高阻抗，从而仅对齐纳击穿元件ZAP1的阴极区域和阳极区域之间施加电压HV，因此对齐纳击穿元件ZAP1写入数据。

这时，在齐纳击穿元件ZAP1上配置有金属布线4，因为金属布线4的导热效率高，所以即使由于向齐纳击穿元件ZAP1的数据的写入导致齐纳击穿元件ZAP1发热，也通过金属布线4而被散热。

以下同样地，通过使连接于写入对象的齐纳击穿元件的阳极区域的电极的电位为接地电平，使连接于写入对象的齐纳击穿元件以外的齐纳击穿元件的阳极区域的电极为高阻抗，从而对写入对象的齐纳击穿元件写入数据。

像这样，根据本例的非易失性存储器1，与现有的非易失性存储器的布局相比，需要金属布线4，但由于该金属布线4配置在齐纳击穿元件上，所以能够使齐纳击穿元件在数据写入时产生的热高效率地散热。由此能够防止向齐纳击穿元件的数据写入时的布线电阻的增加、进而防止电子漂移、应力迁移等的布线的可靠性降低。

图4是图1的非易失性存储器1的剖面图，各N活性区域（阴极）通过触点（contact）个别地连接于在第1绝缘层上设置的第1金属布线21～2n，进而，从第1金属布线经由通路孔50～5n共同地连接于在第2绝缘层上设置的作为图1中的节点0的金属布线4（图中记载为“第2金属布线”）。

此外，各P活性区域pac（阳极）通过触点个别地连接于在第1绝缘层上设置的作为节点31～3n的金属布线。

接着，使用图5～图7，针对使用图1、图4所示的结构的非易失性存储器1的PROM电路的电路结构进行说明。

图5示出使用了图1所示的非易失性存储器的PROM电路10的结构，非易失性存储器电路10具备：写入用电源供给电路20；读出用电源供给电路30；用于有选择地供给来自写入用电源供给电路20的数据写入用的电压或来自读出用电源供给电路30的数据读出用的电压的电源线11（以下，也称为节点0）；在电源线11与连接于未图示的接地电平的基准电源线之间分别并联连接的、n（n是2以上的整数）个作为图2中示出细节的存储1位数据的存储元件部的单位单元（unit cell）121～12n；将从设置在外部的控制部输入的各信号（db，rdb，selb1～selbn）输入到各单位单元121～12n的信号线13，14，151～15n；以及在数据读出时经由输出线16（以下也称为节点1）被输入来自单位单元121～12n的输出电流的检测器（detector）17。

因为图5中的各单位单元121～12n是同一结构，因此在图6中针对第k（=1，2，…，n）个单位单元进行说明。

单位单元具备：阴极连接于节点0（电源线11）的齐纳击穿元件ZAPk；连接于齐纳击穿元件ZAPk的阳极、在数据写入时将齐纳击穿元件ZAPk连接于接地电平的基准电位VSS的晶体管NMOS0；以及连接于齐纳击穿元件ZAPk的阳极、在数据读出时将齐纳击穿元件ZAPk连接于节点1（输出线16）的晶体管NMOS1。进而在本例中，具备：根据数据的写入工作和读出工作控制晶体管NMOS0和晶体管NMOS1的NOR电路NOR0和NOR电路NOR1。

图6中的信号db是写入指示信号，信号selbk是用于选择第k个单位单元的选择指示信号，信号rdb是读出指示信号，分别从未图示的控制部经由图5所示的信号线13、信号线15k、信号线14输入到NOR电路NOR0和NOR电路NOR1的各个端子。

此外，晶体管NMOS0和晶体管NMOS1是N沟道MOS晶体管，基准电位VSS是接地电平（ground）。

在齐纳击穿元件ZAPk中，阴极连接于电源线（节点0），阳极共同地连接于晶体管NMOS0和晶体管NMOS1各自的漏极。

晶体管NMOS0的栅极与NOR电路NOR0的输出端子连接，源极经由基准电源线18连接于基准电位VSS（接地电平）。晶体管NMOS1的栅极与NOR电路NOR1的输出端子连接，源极与输出线（节点1）16连接。

NOR电路NOR0的一方的输入端子被输入信号db，另一方的输入端子与NOR电路NOR1的一方的输入端子共同地连接，被输入信号selbk。此外，NOR电路NOR1的另一方的输入端子被输入信号rdb。

齐纳击穿元件ZAPk在写入前由于作为二极管工作所以从阴极向阳极不流过电流，在写入后由于短路所以从阴极向阳极流过电流。

再有，包含NOR电路NOR0及NOR电路NOR1的逻辑电路只要是在基于选择单位单元的信号selbk进行写入时，以使对应的晶体管NMOS0导通的方式进行工作，在读出时，以使对应的晶体管NMOS1导通的方式进行工作，则并不限于该结构。

图5的非易失性存储器电路10构成为在电源线11（节点0）和输出线16（节点1）之间并联连接n个图6所示的单位单元，如上所述具备：单位单元121～12n、写入用电源供给电路20、读出用电源供给电路30、检测器17。

写入用电源供给电路20是在齐纳击穿元件的写入时供给来自外部电源的写入用电压（HV）的电路，读出用电源供给电路30是在齐纳击穿元件的读出时供给来自外部电源的读出用电压（IVC）的电路。检测器17是对流过齐纳击穿元件的电流进行检测，变换成电压的电路。

图5中的对信号db进行传输的信号线13共同地连接于各单位单元121～12n的图6中例示的NOR电路NOR0中的被输入信号db的端子，对信号selb1～selbn进行传输的信号线151～15n连接于单位单元121～12n的图6中例示的NOR电路NOR0和NOR电路NOR1的被输入信号selbk的各个端子，对信号rdb进行传输的信号线14共同地连接于单位单元121～12n的图6中例示的NOR电路NOR1的被输入信号rdb的端子。

电源线11作为各单位单元121～12n的图6中例示的节点0被共同地连接，输出线16作为各单位单元121～12n的图6中例示的节点1而向检测器17的输入共同地连接。

接着，进行由这样的结构构成的非易失性存储器电路10的工作说明。

首先，关于对齐纳击穿元件ZAPk写入数据的工作进行说明。在这里，针对向图5的单位单元12k的数据写入工作进行说明。

在向齐纳击穿元件ZAPk的数据的写入时，因为对阴极施加比电源电压高的电压（HV）进行齐纳破坏，所以将电源线11（节点0）设为电压HV。而且，使信号selbk为接地电平（L）而选择单位单元12k，使信号db为L，使信号rdb为H。

在这样的信号状态的情况下，图6中的NOR电路NOR0的输出变成H，NOR电路NOR1的输出变成L，晶体管NMOS0变成导通，晶体管NMOS1变成截止。

由此，齐纳击穿元件ZAPk的阳极连接于接地电平的基准电位VSS，齐纳击穿元件ZAPk被齐纳破坏，写入数据。针对其他的齐纳击穿元件也能够同样地进行数据的写入。

在本例的非易失性存储器电路10中，如图1、图4所示那样，各单位单元121～12n中的各个齐纳击穿元件上配置有金属布线4，金属布线4的导热效率高，即使由于该数据的写入导致齐纳击穿元件发热，也在金属布线4中散热。

接着，关于读出工作，以单位单元12k的齐纳击穿元件是写入完成（以下，数据1），单位单元12k＋1的齐纳击穿元件是未写入（以下，数据0）的情况为例进行说明。

设作为图5中的信号db、rdb、selb1～selbn分别输入H信号，电源线11（节点0）和输出线16（节点1）是接地电平。

单位单元121～12n在图6中，由于信号selbk是H，信号db是H，信号rdb是H，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成截止（以下也称为OFF），与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17流过。

当从该状态起作为信号rdb输入L时，从读出用电源供给电路30对节点0（电源线11）供给IVC的电位，并且从检测器17向节点1（输出线16）供给0.3V左右的电位。

接着，设图5的信号selbk经由信号线15k作为L而输入。在该情况下，在单位单元12k以外的各单位单元中，在图6中，由于信号selbk以外的信号是H，信号db是H，信号rdb是L，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17流过。

相对于此，在图5的单位单元12k中，由于在图6中信号selbk是L，信号db是H，信号rdb是L，所以NOR电路NOR0输出L，NOR电路NOR1输出H，晶体管NMOS0变为OFF，晶体管NMOS1变为ON，由于单位单元12k的齐纳击穿元件是数据1，所以对节点1（输出线16）流过电流。

这时，流过齐纳击穿元件的电流是参考电流的2倍，因此节点1（输出线16）的电位变成比0.3V高的电位。从检测器17输出高电位（H）。

再有，在检测器17中，构成负反馈电路进行振幅控制，由此能够将数据的读取工作中的节点1（输出线16）的电压上升抑制为预先决定的电压振幅内的电压。

接着，设从图5的信号线15k对单位单元12k作为信号selbk输入H，从信号线15k＋1对单位单元12k＋1作为信号selbk＋1输入L。在该情况下，在单位单元12k＋1以外的各单位单元中，在图6中，由于信号selbk＋1以外的信号是H，信号db是H，信号rdb是L，所以NOR电路NOR0和NOR电路NOR1均输出L，晶体管NMOS0和晶体管NMOS1均变成OFF，与齐纳击穿元件的数据无关地，齐纳击穿元件的电流不向检测器17流过。

相对于此，在单位单元12k＋1中，在图6中，由于信号selbk+1是L，信号db是H，信号rdb是L，所以NOR电路NOR0输出L，NOR电路NOR1输出H，晶体管NMOS0变成OFF，晶体管NMOS1变成ON。

在这里，单位单元12k＋1的齐纳击穿元件由于是数据0，所以不流过电流。因此，在图5中，节点1（输出线16）的电位变成也比0.3V低的电位。结果，从检测器17输出L。

以下同样地，通过将读出对象的齐纳击穿元件的选择信号设为L，并且将读出对象的齐纳击穿元件以外的齐纳击穿元件的选择信号设为H，从而能够对读出对象的齐纳击穿元件中写入的数据进行读出。

图7示出使用了图1中的非易失性存储器1的图5中的PROM电路10的单位单元的布局例，在图7中，写入/读出电路61～6n如以写入/读出电路61例示的那样，是由除了图6所示的构成单位单元的齐纳击穿元件ZAPk之外的各电路要素构成的电路。

像这样，通过在图5的PROM电路10中使用图1所示结构的非易失性存储器1，从而能够将数据写入工作时的伴随齐纳击穿元件ZAPk的齐纳破坏而产生的热以金属布线4进行散热。

图8示出实施方式的非易失性存储器的另一个结构例，是以1个金属布线覆盖多个图1的非易失性存储器的结构。通过这样的结构来应对非易失性存储器的大容量化。

在图8中，将多个齐纳击穿元件形成为列状的齐纳击穿元件组彼此相邻而设置有多个。而且，作为电源线的金属布线4跨越形成相邻的多个齐纳击穿元件组的区域而形成。

图中的逻辑电路构成为具备图6的NOR电路，图中的左下所示的虚线部分是具备图6的NMOS晶体管的电路，例如图6的晶体管NMOS0的源极连接于图8的地线（VSS），在图8的节点1连接有图6的晶体管NMOS1的源极。

进而，与图6的晶体管NMOS0连接的地线（VSS）与相邻的图6的晶体管NMOS0共同连接，与电源线（金属布线4）同样地，在齐纳击穿元件的阳极区域和阴极区域的PN结部的长尺寸方向上延伸。

像这样，在图8的实施方式的非易失性存储器的结构中，具备一端连接于地线、另一端连接于齐纳击穿元件的阳极的晶体管，地线与由金属布线构成的电源线相邻地形成。

而且，具备：在第1方向上连续地配置多个齐纳击穿元件的第1齐纳击穿元件组；和在第1方向上连续地配置与第1齐纳击穿元件不同的多个齐纳击穿元件的第2齐纳击穿元件组，金属布线（电源线）跨越第1齐纳击穿元件组和第2齐纳击穿元件组而形成。

此外，具备：一端连接于地线、另一端连接于齐纳击穿元件的阳极的图6所示的晶体管NMOS0，地线在第1方向上形成，并且形成有多个，金属布线配置在地线之间。

在这样的结构中，在2个地线之间形成有金属布线4（电源线），通过采用图8的结构，能够获得进一步的散热效果。

接着，关于使用这样的非易失性存储器电路10的半导体装置，使用图9进行说明。

在图9中，在本例的半导体装置90中，CPU91、RAM92、本发明的PROM93、定时器（图中记载为“TIMER”）94、串行接口（图中记载为“SERIAL IF”）95、并行接口（图中记载为“PARALLEL IF”）96、AD变换器（图中记载为“A/D”）97、以及DA变换器（图中记载为“D/A”）98经由BUS89而连接。

例如，RAM92由1024字节的容量构成，PROM93由60K字节等的容量构成，CPU91（中央处理装置）基于来自经由串行接口95或并行接口96连接的外部装置的控制信号，对PROM93进行程序、数据等的写入及读出。

这样的半导体装置90例如设置在汽车控制用的各种控制基板、制造装置的各种控制基板、便携式电话等的各种电子设备中。

以上，如使用附图说明的那样，图1所示的本例的非易失性存储器1具备：多个齐纳击穿元件ZAP1～ZAPn，具备在阱上形成的阴极区域和阳极区域；以及金属布线4，形成在多个齐纳击穿元件ZAP1～ZAPn上，经由通路孔5与各个阴极区域的电极20～2n共同地连接，对阴极区域供给写入用的电压。

而且，金属布线4以至少覆盖阱上的阴极区域和阳极区域的重叠部分的方式而形成。

此外，多个齐纳击穿元件ZAP1～ZAPn分别采用如下结构，即，具备2个阴极区域和在该2个阴极区域之间形成的1个阳极区域，在相邻的齐纳击穿元件之间共有2个阴极区域中的1个，并联连接于金属布线4。

由此，在本例的非易失性存储器1中，能够使伴随数据写入工作时的齐纳击穿元件ZAP1～ZAPn的齐纳破坏而产生的热在金属布线4散热，因此能够避免使用齐纳击穿元件的非易失性存储器（PROM）的大容量化的发热的增大，能够谋求设置有该非易失性存储器（PROM）的半导体装置及电子设备的工作的稳定化。

再有，本发明并不限于使用各图说明的例子，能够在不脱离其主旨的范围中进行各种变更。例如，在本例中，说明了在图5中说明的非易失性存储器电路10中，在读出工作和写入工作以外时，节点0和节点1变成接地电平的例子，但在写入工作以外时，通过总是使节点0为IVC，使节点1为0.3V左右的检测器输入电压电平，从而也能够消除在作为信号rdb输入的信号从H切换到L时的延迟时间。

此外，在图5所示的非易失性存储器电路10中，说明了从写入用电源供给电路20供给HV，从读出用电源供给电路30供给IVC的例子，但也可以从焊盘直接供给。

此外，在本例中，示出了在由1层构成的齐纳击穿元件（ZapFuse）上配置有金属布线4的例子，但在多层布线的情况下，也能够在各层的齐纳击穿元件上分别配置金属布线，由此能够期待布线效率的提高。

此外，在本例的非易失性存储器中，采用在2个阴极区域和1个阳极区域各自之间，设置有阴极区域和阳极区域混合存在的区域的结构，但也可以采用将阴极区域设为1个的结构。

附图标记说明

1 非易失性存储器；

20～2n 电极（阴极）；

31～3n 电极（阳极）；

4 金属布线（节点0）；

5、50～5n 通路孔；

61～6n 写入/读出电路；

10 非易失性存储器电路（PROM电路）；

11 电源线；

13、14、151～15n 信号线；

121～12n 单位单元（存储元件部）；

16 输出线；

17 检测器；

18 基准电源线（基准电位VSS）；

20 写入用电源供给电路；

30 读出用电源供给电路；

db、rdb、sel1～seln、selbk 信号；

NMOS0～NMOS7 晶体管（N沟道晶体管）；

NOR0、NOR1 NOR电路；

PMOS0～PMOS3 晶体管（P沟道晶体管）；

ZAP1～ZAPn、ZAPk 齐纳击穿元件（ZapFuse）。