具有自动总电离剂量（tid）暴露停止作用的集成电路的制作方法
【专利摘要】本发明公开一种用于停止用户电路操作的电路和方法，其中一个或更多个宽沟道感测晶体管被偏置到接通状态，用于暴露于总电离剂量，然后偏置到断开状态用于测量和比较泄露电流或阈值电压参数和预定基准，以及如果被感测的参数大于或等于基准值，那么去活电路选择性地禁止用户电路的操作。
【专利说明】具有自动总电离剂量(TID)暴露停止作用的集成电路
【技术领域】
[0001]本发明涉及集成电路的领域，更具体地，涉及具有自动总电离剂量(TID)照射/暴露停止的集成电路。
【背景技术】
[0002]继续提高性能和缩放半导体装置已经一般导致超过宇宙应用(例如其中经历更高辐射水平的卫星)的最小需求的工作能力。然而，能够在高辐射环境中工作的装置可以受为卫星运转建立的用法规章(例如武器国际交易规章(ITAR))的管制，尽管被设计用于其他用途。如果加固而抗辐照(抗辐照)的产品满足ITAR规章中阐述的所有性能准则，那么通常这些抗辐照加固产品被管制。一个ITAR准则涉及总电离剂量(TID)，其特征在于作为每单位质量的沉积电离辐照能量的量度的累积吸收剂量，例如每公斤或每拉德焦耳数。在某些国家可能商业化的抗辐照装置可以包含获取出口许可证或昂贵的产品测试和排序，从而验证对于卫星运转的不适合性，并且这种成本会抑制出口这些产品的能力。因此，期望改进的集成电路设计和方法，用于确保为非卫星用途设计的普通产品不符合每个ITAR规章的出口限制。
【发明内容】
[0003]现在通过简要地表明本公开内容的性质和实质概述本公开内容的不同方面，以符合37CFR (联邦管理法规)§ 1.73从而促进对本公开内容的基本理解，其中这个概述不是本公开内容的扩展概况，并且打算既不识别本公开内容的某些元素，也不描述本公开内容的范围。相反，这个概述的主要目的是在后文中呈现更详细说明之前通过简化的形式呈现本公开内容的某些概念，理解的是，提出该概述不用于解释或限制权利要求的保护范围或意义。本公开内容的不同概念提供集成电路(IC)和方法，通过该集成电路和方法，当承受指定量的总电离剂量(TID)时使得不用于卫星用途的半导体装置不起作用/无功能，因此确保其符合对应的规章，例如ITAR`。
[0004]公开的集成电路的实施例包括具有一个或更多个感测晶体管的感测电路和控制器，控制器将(多于一个)感测晶体管从感测电路断开，并且在第一(暴露)模式中对其施加偏置(例如，“接通”)，并且在第二模式对(多于一个)感测晶体管施加偏压而断开，用于比较器电路进行测量。去活电路接收比较器的输出，并且响应表明集成电路经历的总电离剂量(TID)满足或超过阈值的比较器信号选择性地禁用IC的用户电路。
[0005]在某些实施例中，控制器在第一模式和第二模式之间周期性地交替，例如在调整到对应可检测的感测晶体管参数作为接收剂量的函数移位的速度的频率。公开的集成电路的某些实施例的优势是能够促进在暴露模式期间暴露于总电离剂量，其中(多于一个)感测晶体管被偏置到接通状态，然后促进感测晶体管泄露电流、阈值电压(Vt)等在第二模式的测量。例如，在某些实施例中，NMOS感测晶体管在第一模式期间导通，其中控制器将正电源电压施加于晶体管栅极，同时使晶体管源极和漏极接地，然后通过将正电源电压施加于漏极同时将栅极接地以及连接源极和比较器电路的输入而促进在第二模式的后续测量。
[0006]在某些实施例中的感测电路包括沿着(多于一个)感测晶体管的源极或漏极的隔离结构，并且控制器沿着隔离结构的另一边对阱施加偏置，用于感测阱和感测晶体管之间的泄露电流，以进行TID检测。而且，在某些实施例中，电极在所有或一部分感测隔离结构的上方形成，并且在暴露模式期间控制器对电极施加偏置以增加来自TID源的电荷采集，和/或在测量模式期间对电极施加偏置以提高泄露电流的电平。
[0007]在某些实施例中，提供两个或更多个感测晶体管，用于接收总电离剂量和用于比较器电路测量一个或更多个操作参数。而且，在某些实施例中，比较器基准电路可以设计为对于TID是健壮/稳定的和/或可以在第一(暴露)模式期间优选地断电。例如，第一 PMOS晶体管和第二 PMOS晶体管可以用于比较器基准，其中第一 PMOS晶体管的源极或漏极通过传输栅极耦合比较器电路，从而使用PMOS晶体管的被感测参数作为基准信号。PMOS晶体管由隔离结构分离，例如浅沟槽隔离(STI)结构、场氧化层、LOCOS结构等等，并且控制器将偏置/偏压施加于第二 PMOS晶体管的源极或漏极，以允许比较器电路感测从第一 PMOS晶体管到第二 PMOS晶体管的泄露电流。其他实施例是可能的，其中在构造基准电路过程中使用环形布局，从而降低对TID暴露的灵敏性，而纵向布局被用于晶体管和感测电路的其他TID感测部件，并且在暴露模式期间优选地给基准电路断电。
[0008]实施例可以包括可调节基准、熔丝、反熔丝和/或由控制器操作而在测量期间将并非所有感测晶体管有选择地连接到比较器的多个传输栅极，因而可以针对具体产品和/或具体TID阈值调整检测灵敏度。本公开内容的另外方面提供用于操作集成电路的方法，该方法包括在暴露时间周期期间将一个或更多个感测晶体管偏置到接通状态、在测量时间周期期间将(多于一个)感测晶体管偏置到断开状态、在测量时间周期期间感测晶体管的参数和如果感测的参数大于或等于预定基准则选择性地禁止用户电路的操作。
【专利附图】
【附图说明】
[0009]下面的说明和附图详细地阐述本公开内容的某些说明性实施，其表明可以实现本公开内容的各种原理的一些示例性方式。然而，示出的实例不详尽地说明本公开内容的许多可能实施例。当结合附图考虑时，在下面的详细说明中阐述本公开内容的其他目标、优势和新颖特征，在附图中:
[0010]图1是根据本公开内容的一个或更多方面的集成电路的简化俯视图，该集成电路具有包括一个或更多个感测晶体管的TID暴露感测电路和提供信号给去活电路用于选择性地关闭用户电路的双模式测量电路；
[0011]图2是图1的集成电路的简化的部分俯视图，其示出TID暴露感测电路中的示例性的宽沟道晶体管和用户电路中的窄沟道晶体管；
[0012]图3是示出图1的包括耦合测量电路的多个感测晶体管的集成电路的另一个实施例的简化的部分俯视图；
[0013]图4是示出包括单个TID感测晶体管与具有双模式控制器和可调基准的测量电路的示例性实施例的示意图；
[0014]图5是不出具有多个感测晶体管的感测电路的实施例的不意图；
[0015]图6是示出耦合在感测晶体管和测量电路之间的多个熔丝之间的另一个实施例的不意图；
[0016]图7是示出多个感测晶体管通过对应的传输栅极耦合比较器电路的另一个实施例的不意图；
[0017]图8是示出根据本公开内容的另外方面的用于选择性地禁用集成电路的用户电路操作的示例性方法的流程图；
[0018]图9是示出包括在阱和用于感测从阱到与TID暴露相关联的感测晶体管的泄露电流的感测晶体管之间形成的隔离结构的示例性感测电路的部分示意图；
[0019]图10是示出包括在感测隔离结构上方形成用于在感测期间施加偏置的隔离结构电极的进一步实施例的部分示意图；
[0020]图11是示出控制器提供偏置给阱和隔离电极的感测电路和测量电路的示意图；
[0021]图12是示出具有沿着为相关联的阱和隔离结构电极施加的偏置的多个感测晶体管的感测电路的不意图；
[0022]图13是示出包括由感测隔离结构与阱或P衬底分离的PMOS感测晶体管的另一个示例性感测电路的部分示意图；和
[0023]图14是示出示例性的双PMOS比较器基准电路的部分示意图。
【具体实施方式】
[0024]在下文中结合附图描述一个或更多个实施例或实施，在附图中相似的参考数字用于指贯穿附图的相似元件，以及其中各种特征件不一定按比例绘制。
[0025]图1示出根据本公开内容的某些方面的集成电路(IC)实施例100。IC100可以是任何形式的集成电路，由一个或更多个类型的用户电路110组成，其中用户电路110包括但不限于电源电路、数字电路、模拟电路、电子存储器、数字信号处理(DSP)电路和/或可编程逻辑等等。图1中的用户电路110包括非易失性存储器(例如，铁电随机存取存储器或FRAM)、熔丝和/或反熔丝112和具有复位控制器114和可控关闭编程或逻辑118的处理器116。IC100进一步包括具有一个或更多个感测晶体管130的总电离剂量(TID)暴露感测电路120和包括双模式控制器148的测量电路140。感测电路120提供输出信号121给去活电路150，去活电路150提供一个或更多个输出信号151给用户电路110，从而选择性地禁用用户电路110或停用用户电路110。
[0026]图2示出在TID暴露感测电路120中的示例性感测晶体管130，在当前实施例中该感测晶体管是NM0S。其他实施例也是可以的，其中可以使用一个或更多个不同类型的感测晶体管130，包括但不限于PMOS晶体管、NPN或PNP双极晶体管等等。图2中的NMOS感测晶体管130包括至少部分地形成在由隔离区域138包围的漏极区域134 (D)和源极区域136 (S)之间限定的沟道区域上方的栅极结构132，其中隔离区域138可以利用任何合适的隔离结构制造技术形成，例如LOCOS或浅沟槽隔离(STI)。感测晶体管130优选地形成在半导体主体中，例如具有形成漏极134、源极136和沟道的合适掺杂阱和掺杂区域的硅材料或绝缘体上硅(SOI)结构。所示的感测晶体管130的沟道具有沟道长度LI和沟道宽度W1。栅极132、漏极134和源极136电连接测量电路140，该测量电路140提供输出信号121给去活电路150。而且，如图2中所示，用户电路110包括一个或更多个用户晶体管111 (所示MOS晶体管111作为实例)，其中用户电路110包括具有最大沟道长度L2和最大沟道宽度W2的晶体管，其中在某些实施例中感测晶体管130的宽度Wl大于用户晶体管111的宽度 W2 (ffl>W2)o
[0027]在某些实施例中，感测晶体管130优选地是宽沟道设计，具有的沟道宽度Wl明显大于任何用户晶体管111的沟道宽度。沟道宽度Wl优选地足够大，以提供充足的信号电平与测量电路140中的基准相比较，从而确定IC100在感兴趣的TID水平下的暴露。在某些实施例中，例如，沟道宽度Wl可以大于大约0.2 μ mo在某些实施例中,Wl可以是大约0.25 μ m或更大值，并且在另外的实施例中Wl可以是大约0.30 μ m或是更大的值，其中(多于一个)感测晶体管130的沟道宽度Wl可以设置在或接近由适用的制造设计规则设置的最大宽度。在使用单个感测晶体管130的情况下，沟道宽度Wl和其他晶体管尺寸与设计参数可以设置使得提供充足的信号电平与测量电路140中的基准相比较，以检测在感兴趣的给定TID值以上的转变。关于这点，如下面关于图9和图10进一步描述的，具有沿着感测晶体管源极或漏极形成的感测隔离结构138的宽沟道感测晶体管130可以由在隔离结构138中的电荷集聚呈现对TID的高灵敏度，因此构成合适的感测电路130。例如，ITAR规章可以应用于在500Krads (千拉德)水平以上可工作的装置，并且检测阈值可以设置在该点或以下某点，例如在大约200Krads和300Krads之间，从而确保当已经接收TID的阈值量时IC100将不能工作。而且，如以下进一步所述，在某些实施例中，去活电路150可以根据关闭编程或逻辑118 (图1)启动用户电路110的受控关闭，从而提供一定数量的处理器周期，用于在给定应用中安全地关闭IC100，同时检测阈值设置在临界水平(例如，低500Krads)以下，从而确保即使IC100在变成永久地不可工作之前经历受控关闭都不满足ITAR规范。
[0028]如图3中所示，某些实施例可以包括多个感测晶体管130，其可以通过任何合适的方式耦合在一起，例如如上所述的并联方式。在其他实施例中，多个感测晶体管130可以通过任何串联和/或并联组合的方式连接在一起，并且感测晶体管130的组可以与感测晶体管130的其他组互连在一起，从而允许通过测量电路140测量感测晶体管的一个或更多个操作参数。在图3的实例中，感测晶体管130互相并联在一起，栅极132连接在一起，漏极134连接在一起，并且源极136连接在一起，它们都电耦合测量电路140。任何合适的导电结构可以用于互连多个感测晶体管130的端子，例如在制造IC100时利用合适的接触点和金属层(未示出)。在一个可能的实施中，可以为所有感测晶体管130形成公共栅极结构132或两个或更多个感测晶体管130的组可以共享公共栅极结构132。
[0029]参考图4和图5，图4示出具有单个NMOS感测晶体管130的实施例，并且图5示出的实施例中，整数N个感测晶体管联耦合在一起，而感测晶体管130的阵列电连接控制器或控制电路148以及测量电路140的共享的传输栅极142。在这些实施例中，测量电路140还包括比较器电路144，在某些实施例中比较器电路144可以是具有合适的感测电阻器(未示出)的电流比较器或电压比较器。比较器电路144包括被连接以接收来自可调节基准电路146的基准信号(例如，电流或电压)145的第一输入端子(非反相或“ + ”)和通过传输栅极142耦合感测晶体管130的源极136的第二输入端子(反相或“一”)。而且，控制器148可以配置为提供控制或可调节信号或值147给可调节基准电路146，并且可以从比较器电路144接收比较器输出信号121，尽管不是本公开内容的所有可能实施例的严格需求。
[0030]在某些实施例中基准电路146可以是具有电阻的标准电压或电流源电路，并且可以构造基准电路146和其他非感测电路(例如，比较器144、传输栅极142、控制器148、去活电路150等等)从而基本上不受总电离剂量(例如，抗辐照)的影响，以及在控制器148的第一(暴露)操作模式期间优选地为基准电路146和/或比较器144断电。例如，晶体管和传输栅极142的其他部件、比较器144和基准电路146可以设计为通过环形设计技术例如具有圆形栅极的同心配置的源极和漏极来抗辐照，因此栅极区域具有很少或没有显著隔离结构边缘。因此，结果得到的环形晶体管结构基本上不受与纵向设计相关联的和隔离结构相关的TID灵敏度的影响。
[0031]控制器148可以是任何合适的控制电路，其可以是能够在第一模式与第二模式提供控制信号和施加电源电压的可编程逻辑和/或模拟电路。例如，在图4和图5的实施例中，控制器148可以有选择地提供栅极控制信号143以导通传输栅极142 (导电)或断开传输栅极(非导电)，并且控制器148还可以有选择地耦合感测晶体管130的栅极132、漏极134和/或源极136到一个或更多个电源电压，例如正电源电压、负电源电压、地电位和/或可调节电压。在该实施例中控制器148提供双模式操作，交替地将感测晶体管130偏置成接通状态，同时在第一操作模式断开传输栅极142 (非导电)。例如，在所示利用一个或更多个NMOS感测晶体管130的实施例中，控制器148耦合栅极132和正电源电压，同时在第一模式中(例如，暴露模式)使漏极134和源极136接地，从而促进感测晶体管130的总电离剂量暴露同时断开传输栅极142。关于这点，在第一模式期间断开传输栅极142有利地防止或抑制在传输栅极142本身上的TID的影响。此外，当控制器148处于第一模式时，用户电路110的正常操作继续进行。而且，在其他实施例中，可以在两个输入提供传输栅极给比较器144，优选地具有相同或相似结构(例如，针对与图4和图5的实施例类似的实施例的NMOS传输栅极)，传输栅极142的栅极控制优选地以相似方式工作从而在控制器148的第一工作模式期间处于“断开”状态或条件，因此集成电路100的辐照暴露基本相同地影响这种传输栅极142，因而提供感测电路信号136给比较器144的传输栅极142中的移位有效地取消或由耦合基准信号145到比较器144的传输栅极(未示出)中的任何移位抵消。
[0032]关于这点，(多于一个)感测晶体管130的“导通”状态促进入射离子的吸收或集聚，特别是沿着STI隔离区域138的边缘和/或在感测晶体管130的栅极介电层中，由此感测电路130呈现更敏感或更易受TID影响，因此总的来说能够更好地起到检测集成电路100经历的总电离剂量的功能。关于在栅极介电层中的离子集聚，正栅极偏置将引起采集栅极氧化物层中生成的电子同时迫使空穴接近S1-SiO2界面，因而偏移感测晶体管130的阈值电压。关于这点，NMOS栅极中的正电荷将通过吸引额外的电子到沟道中降低阈值电压，因而使得随着TID暴露增加NMOS泄露。在暴露期间对栅极施加正偏置可以增强检测机制。单独地或组合地，可以提供对TID暴露敏感的隔离结构。例如，STI或邻近感测晶体管130的其他隔离结构可以用于检测TID暴露，其中有利地使用一个或更多个宽沟道感测晶体管(大Wl) 130还促进提供充足的信号输出给比较器电路144，特别用于泄露电流或Vt测量，从而允许以千拉德(Krads)或其他合适的单位可靠地检测和TID水平相关的被感测参数的转变。
[0033]因此，感测电路130，特别地大多数容易受通过TID暴露的泄露路径增强影响的晶体管零件(NM0S栅极介电层、沿着感测晶体管源极或漏极的隔离结构等等)在暴露模式期间优选地被偏置，从而增加其中的电荷集聚。而且，在某些实施例中，剩余TID暴露感测电路120，包括基准电路146，尽可能地在暴露期间优选地断开，从而减轻与TID电荷集聚相关联的电路移位。可以单独地使用该概念和/或组合基准电路(例如，比较器基准电路146)使用该概念，基准电路在暴露模式期间被断电(以最小化TID电荷集聚)和/或构造为使任何TID暴露的影响是不同的极性，例如使用以下参考图14所示和描述的PMOS基准晶体管。在某些实施例中，具有电阻器的标准电压或电流源可以用于构造比较器基准电路146，并且这些部件可以设计为抗辐照或“抗辐射”和/或可以在暴露模式期间被断电和/或可以被设计和操作以至于TID暴露产生很少偏移或不产生偏移。然而，在某些实施例中，基准电路146的晶体管可以优选地利用环形布局制造，为的是对于TID暴露稳定。
[0034]在第二(测量)模式，控制器148对(多于一个)感测晶体管130施加偏置，用于测量一个或更多个操作参数。在所示的实施例中，在第二模式(多于一个)感测晶体管被偏置到断开状态，用于测量泄露电流。此外，控制器148导通传输栅极142 (导电的)，以在第二模式将感测晶体管源端136和比较器电路144的反相输入耦合。此外，如果在基准电路146和比较器电路144的其他输入之间提供传输栅极(未示出)，那么控制器148在第二模式期间导通这种额外的传输栅极。在NMOS感测晶体管130的情况中，控制器148将感测晶体管漏极134和正电源电压耦合，同时使栅极132接地，以促进感测(多于一个)感测晶体管130的断开状态泄露电流。在某些实施例中，控制器148可以执行栅极132、漏极134和/或源极136的其他偏置操作，用于测量其他操作参数，例如通过将正电压施加于漏极134和选择性地应用不同的栅极电压132测量漏极-源极电流Ids作为栅极电压Vds的函数表征感测晶体管130的阈值电压。针对M0S、双极或其他形式的感测晶体管130，为了测量作为TID的函数改变的其他感测晶体管操作参数，可以进行其他偏置操作。
[0035]通过该双模式操作，控制器148有利地提供第一模式或状态，其中通过在接通状态对(多于一个)感测晶体管130施加偏置，然后在第二模式或状态提供不同的偏置用于测量感测晶体管130的一个或更多个操作特征从而确定TID暴露的程度，优化TID暴露对(多于一个)感测晶体管130的影响。而且，在某些实施例中，控制器148工作，以在第一模式和第二模式之间周期性地交替。例如，第一模式可以是默认工作模式(在该模式期间用户电路110的正常工作继续)，而控制器148周期性地进入第二模式以执行TID暴露测量，其中实际采样频率相当低，因而最小化与测量操作相关联的处理开销，而通常执行足够的测量，为的是确保针对IC100的用户电路110的选择性去活，可以检测到感测的操作参数的变化。
[0036]如图4和图5中进一步所示，比较器电路144基于来自感测晶体管源极136的信号和来自可调节基准电路146的信号145的比较提供输出信号121给去活电路150。在某些实施例中，比较器电路144直接比较通过传输栅极142测量的感测晶体管泄露电流和来自基准电路146的基准电流信号145 (在某些实施例中直接或通过反相传输栅极(未示出))。在其他实施例中，比较器电路144可以是电压比较器或具有合适电阻的等效电路，用于在反相输入提供表示感测晶体管泄露电流的电压，而基准电路146提供用于比较的电压基准信号145到比较器输入，无论是直接或是通过的基准信号路径中的反相传输栅极(未示出)。而且，比较器电路144可以提供双电平输出信号121，其中一个电平表示晶体管130的被感测参数大于或等于基准电路146的输出，或提供合适的输出电路，以响应被感测参数满足或超过基准146而生成脉冲输出或其他合适的输出信号121。
[0037]在其他实施例中，控制器可以对感测晶体管130施加偏置，用于测量阈值电压或暴露的(多于一个)感测晶体管130的其他1-V特征曲线，而控制器148提供控制信号147来选择性地调节基准电路146，从而提供结合施加于感测晶体管130的栅极电压信号132的选择性调节的比较曲线，其中比较器电路144的输出选择性地表明测量晶体管电流分布(profile)是否超过阈值分布，因而表明高于感兴趣量的TID暴露。
[0038]再次参考图1，响应从比较器电路144接收表明(多于一个)感测晶体管130的被感测参数大于或等于基准146的输出信号121，去活电路150选择性地禁止用户电路110的操作。在某些实施例中，用户电路110的禁用或去活是通过去活电路150选择性地熔断熔丝或反熔丝(或两者)和/或设置用户电路110中的非易失性存储器112的一个或更多个位完成的，此后引起用户电路110无法工作，即使输入功率被循环到集成电路110。例如，如图1中所看到发，集成电路110可以包括具有相关联的复位控制器电路114的一个或更多个处理器元件116，取决于读取非易失性存储器的预定逻辑状态或包括熔丝和/或反熔丝的电路的位或电压，处理器元件可以执行复位和启动操作。在这个实例中，通过去活信号151响应接收表明(多于一个)感测晶体管130的被感测参数满足或超过由基准电路146提供的输出信号145的比较器输出信号121，去活电路150选择性地改变非易失性存储器位的状态或熔断电路112中的熔丝和/或反熔丝。用这种方式，此后用户电路110将被禁用或停止工作，即使功率不中断并且此后重新应用功率。
[0039]在其他可能的实施例中，去活电路150为处理器116提供中断，引起处理器执行受控的关闭程序或例程118，例如允许少量处理器周期(例如，1000)，其中响应从比较器电路144接收信号121可以安全地去活/停用用户电路110。在这种情况下，受控的关闭例序118可以包括改变非易失性存储器中的位或熔断熔丝和/或反熔丝112，因此停用用户电路110。在其他可能的实施中，来自去活电路150的信号151可以改变非易失性存储器位和/或熔断必要的熔丝和/或反熔丝，因此此后除了提供引起用户电路110启动受控制的关闭程序或例程118的中断之外，禁用用户电路110。在其他可能的实施中，去活电路150提供信号151来启动用户电路110的一个或更多个设计块的禁用，其中集成电路100可以继续运行，例如，提供无用的输出。在某些实例中，可以禁用存储器。在某些实施例中，提供去活信号151可以引起禁用任何期望的功能，并且可以用于断开集成电路100的输出引脚。
[0040]因此，去活电路150不是被偶然触发，并且优选地构造为用户不能禁用该电路。在某些实施例中，例如利用一个或更多个外部熔丝(电气的或激光)在制造设置中可以禁用去活电路150，外部熔丝在出售给定集成电路100用于超过ITAR限制的应用(高可靠性应用)的情况中允许制造者禁用电路150，而对于供不打算在ITAR环境中使用的用户使用的其他零件来说，去活电路150将保持启用(禁用未熔断的熔丝，终端用户不能够禁用电路150)。
[0041]在其他可能的实施中，公开的概念可以用在具有复制的用户电路110的集成电路中，其中在任意给定时间一个用户电路接通电源而另一个用户电路断开电源。由于TID损伤在无电电路中出现得慢得多，所以本文中描述的TID暴露感测电路120可以用于发信号给去活电路150，从而选择性地断开第一用户电路(可能由于先前被通电已经遭受阈值量的TID暴露)，并且作为代替接通第二用户电路(其可能还未遭受阈值量的和TID相关的损害)。在这种实施中，检测电路150可以在转换操作到第二用户电路110之前在用户电路110之间选择性地传输数据、操作状态等等。而且，在这种实施例中，第二 TID感测电路120可以用于随着第二用户电路110的激活开始TID监测。用这种方式，通过提供冗余用户电路110和选择性地一次只使用一个用户电路同时具有TID暴露监测来确定转变点，可以延长集成电路100的有效寿命。
[0042]参考图4到图7，可以使用任何合适的基准电路146，其提供基准信号145用于与一个或更多个感测晶体管130的被感测参数相比较，为的是检测感兴趣的TID暴露量。在去活电路150响应来自比较器144的信号121启动受控制的关闭操作的某些实施例中，可以设置基准信号145，因此在感测晶体管130达到TID暴露的临界水平之前发生用户电路去活/停用。例如，500Krads的ITAR阈值水平可以按比例分配给较低的TID水平，例如200Krads到300Krads，在用户电路110停止工作之前提供允许一定数量的处理器周期的受控关闭操作118，同时设置允许的关闭处理器周期的数量，因此确保集成电路100在受控制的关闭例程完成时低于500Krads的临界水平。关于这点，如图5中所示可以调苄基准电路146，而控制器148提供调节输入信号147来设置提供给比较器144的非反相输入的比较信号145的电平。如上所述，还可以使用基准电路146的可调节性，为的是实现(多于一个)感测晶体管130的1-V特征。
[0043]图6示出另一个可能的实施例，其中固定的基准电路146提供固定基准信号145(无论是电压信号还是电流信号)给比较器144。这种固定的基准电路146可以结合单个感测晶体管使用或用于利用多个感测晶体管130的实施中(例如，如图6中所示)。实际上，基准电路146可以基于在暴露至感兴趣的TID水平之后(多于一个)感测晶体管130的一个或更多个被感测参数的经验性测量来设计。例如，可以构造包括(多于一个)感测晶体管130的试验样本，并且可以利用一定量的总电离剂量辐射试验样本，例如在一个实例中是200Krads。然后在试验样本中测量一个或更多个工作参数，例如泄露电流Iy并且设计基准电路146用于集成电路100的生产，其提供为与暴露的试验样本测量的比较器信号相称的比较器信号
145。
[0044]而且，在图6的实施例中，多个感测晶体管130中一个或更多的源极端子136串联熔丝，其中在这个实例中三个示例性的感测晶体管13(^13(^和1303的源极端子分别通过熔丝F1、F2和F3连接传输栅极142。在这些实施例中可以使用固定基准电路146，其中在生产期间基于一个或更多个试验样本的相关测试熔断熔丝Fl到F3中的一个或更多个，因此当连接的(多于一个)感测晶体管130被暴露至感兴趣的TID量时，感兴趣的阈值测量参数(例如，泄露电流)与提供给比较器144的基准信号145充分相关。通过选择性地熔断熔丝Fl到F3中的一个或更多个和/或反熔丝，可以单独地或结合如上所述的基准电路146的设计调节使用连接的感测晶体管130的数量的选择性调节。
[0045]在某些实施中，在集成电路100内可以构造两个相同的感测电路130，第一电路130用作在第一(暴露)模式期间由控制器148施加功率的感测电路。另一个电路在第一模式期间断电，因而防止或抑制电荷集聚，然后再第二模式期间被提供电力，以充当基准电路
146。而且，如下面结合图14进一步讨论的，另一个可能的基准电路146可以利用有源地施加偏置的PMOS晶体管构造，其中暴露于 TID将降低基准电路中的泄露电流，因而提供总体上更高的TID灵敏度。
[0046]图7不出其中提供多个传输栅极142的另一个可能的实施例,其中各个传输栅极142耦合在比较器电路144的反相输入端子和多个感测晶体管130的对应一个晶体管的源极136之间。在这种情况中，控制器148提供单独的控制信号136i到136N，用于在第一模式期间使晶体管130的源极端子接地。控制器148在第二模式工作导通至少一个传输栅极142，以连接相对应的(多于一个)感测晶体管130和比较器144，以用于测量感兴趣的被感测参数。在这个情况中，控制器148关于在第二模式期间激活多少传输栅极142(单独地或结合基准电路146的设计调节)的程序设计可以基于受控制的暴露和随后的试验样本的测量，因此通过测量电路进行比较产生输出信号121，其提供何时(多于一个)集成电路100的暴露已经达到或超过感兴趣的TID水平的指示。
[0047]图8示出用于集成电路100的操作的示例性过程或方法200，该过程或方法可以在所不和以上所述的控制器148和去活电路150中实施。在202,在第一或正常模式对一个或更多个感测电路(例如，图1到图7的实施例中的晶体管130)施加偏置，从而促进总电离剂量(TID)暴露。在以上所述的MOS感测晶体管实例中，例如，(多于一个)感测晶体管130可以被偏置到接通状态，从而促进在暴露时间周期期间的总电离剂量暴露，同时允许用户电路100继续运行。在204关于是否已经到达用于周期取样的时间做出判断。如果未到达(在204是否)，那么过程200继续在202对用于暴露的感测晶体管施加偏置。一旦已经到达下一个周期取样的时间(在204是肯定的)，那么在206第二或测量模式开始，其中对(多于一个)感测晶体管施加偏置，以测量泄露电流。在208激活测量电路(例如，以上的测量电路140)，和在210关于泄露电流是否超过或满足预定阈值做出判断。如果泄露电流未超过或未满足预定阈值(在210是否)，那么过程进行到212，其中停用测量电路140并且过程在202再次对(多于一个)感测晶体管施加偏置用于TID暴露。如果测量的泄露电流满足或超过阈值(在210是肯定的)，那么在214使集成电路去活/停用。在某些实施例中在214集成电路的去活包括熔断熔丝、反熔丝和/或为存储器设置该状态或其组合，因此集成电路100此后不再工作，并且可以包括启动受控关闭程序或例程118，以允许在无后续操作可能性的情况下安全地关闭集成电路100的有限数量的处理周期和/或有限时间量。
[0048]参考图9到图12，图9和图10示出进一步的实施例，其中感测电路包括优化用于捕获受总电离剂量影响的隔离泄露的结构。如图9中所看到的，形成NMOS感测晶体管130，其漏极在STI隔离结构138旁边。隔离结构138形成在N阱133和感测晶体管130之间，并且结果得到的感测电路允许感测从阱133到感测晶体管130的泄露电流。这种实施例可以单独地或结合以上所述的实例使用，其中感测晶体管源极-漏极泄露被感测，从而检测总电离剂量水平。关于这点，发明人员已经意识到，另一个TID暴露检测模式是源自寄生沟道的形成的隔离泄露，寄生沟道连接晶体管源极或漏极和阱，以表明通过TID在隔离结构中集聚的电荷量。在一个实例中，NMOS晶体管源极或漏极形成在邻近浅沟槽隔离(STI)、LOCOS或场氧化层隔离结构的P阱或P衬底中，其中N阱沿着隔离结构的相对面。隔离结构暴露于离子辐射可以导致正电荷集聚在与隔离结构相关联的S1-SiO2界面，因而消耗或使表面反转和产生用于泄露电流流动的通路139 (图9)。而且，结合一个或更多个这种相关联的隔离结构138使用宽沟道感测晶体管130 (如以上图2和图3中所看到的)可以提高得到的感测电路对TID暴露的灵敏度。
[0049]因为这种隔离泄露电流与总电离剂量的量相关，所以感测电路130可以包括沿着(多于一个)感测晶体管130的源极或漏极的这种(多于一个)隔离结构138，而控制器148配置为对使阱133偏置，例如通过在第二模式将电压施加于一个或更多个抽头/分接头137，结合连接(多于一个)感测晶体管130和比较器电路144，从而感测隔离泄露电流电平，用于与阈值146比较。在某些实施例中，通过利用以上所述的大宽度结构可以最大化该隔离泄露电流，以及可以最小化晶体管长度L或长沟道感测晶体管装置130可以用于减少由源极-漏极泄露引起的伪造结果。然而，在某些实施例中，优选地最小化隔离结构宽度(例如，在附图中的左边到右边)，因此在感测晶体管130的最近N+漏极和N阱133之间的横向距离被最小化，以便于最大化对于给定量的总电离剂量的泄露。在PMOS实施中可以使用相同或相似的设计考虑因素。
[0050]在一个可能的实施中，控制器148在第一模式(暴露模式)通过到栅极、漏极和源极的信号132、134和136对图9中的感测晶体管130施加偏置使其导通。在第二模式中，控制器148提供正偏置给N阱133中的N抽头137，而将正电压施加于感测晶体管130的栅极132(用于导通晶体管130)，而感测晶体管130的源极通过传输栅极142连接比较器144的反相输入(导通传输栅极142，用于感测)。用这种方式，比较器电路144比较从N阱133到感测晶体管130的漏极流动的任何泄露电流和基准146，用于检测总电离剂量。
[0051]在另一个可能的实施中，控制器148在第一模式导通感测晶体管130 (正电压施加于栅极132，源极和漏极接地)，然后在第二模式断开晶体管130 (栅极132接地)，和将正电压通过控制线135施加于抽头137，并且接通传输栅极142。在这种情况中，比较器144的反相输入端子接收表示泄露电流的信号，由于在隔离结构138中的电荷集聚和由晶体管130的栅极介电层中的电荷集聚引起的任何源极-漏极泄露导致泄露电流沿着通路139流动。在替代的实施中，在第一模式期间断开感测晶体管130，因此在第二模式中感测的泄露电流完全或大部分由隔尚结构138中的电荷集聚引起。
[0052]图10示出另一个实施例，其中电极141在感测隔离结构138的上方形成，允许控制器148在第二模式中在感测期间通过控制线149施加偏置。取决于任何集成电路设计规则，电极层141可以由所有或一部分隔离结构138上方的插入绝缘体上的多晶硅(例如，在晶体管栅极形成期间)和/或金属结构构成。在某些实施中，更长的P+和/或N+区域可以促进远离隔离结构138移动接触点。在第二模式进行感测期间，通过控制器148将电压施加于电极141可以改进或增强隔离泄露通路139。控制器148施加偏置促进检测沿着通路139的TID感应的泄露，对于感测来说该泄露电流可能太小，其中额外的电压通过控制线149施加于电极141提高在第二模式期间的泄露，用于比较器电路144进行比较。此外，在某些实施例中，控制器148可以在第一模式对隔离电极141施加偏置，为的是促进更多的正电荷集聚在接近隔离结构138的Si/Si02界面，因而提高或放大感测电路130的TID灵敏度。
[0053]还是参考图11和图12，图11示出感测电路130和测量电路140，其中控制器148通过控制线135提供偏置给阱137，并且利用以上所述的第一模式和第二模式偏置技术中的任意一个将偏置通过控制线149施加于隔离电极141。如图12中所看到的，通过利用两个或更多这种感测结构130可以实现额外的泄露电流量值，每个感测结构具有通过控制信号135由控制器148施加偏置的相关联阱137。而且，每个感测电路130还可以包括相关联的隔离电极结构141，控制器148可以通过控制线149对隔离电极结构141选择性地施加偏置。
[0054]现在参考图13，其他可能的感测电路130可以包括一个或更多有源偏置的PMOS晶体管，其中TID暴露将降低由于在感测晶体管栅极介电层和/或相关联的隔离结构138中聚集的电荷导致的泄露。因此，可以利用比较器电路144或用于选择性地检测处在或高于预定阈值水平的TID暴露的其他合适电路将这种单个PMOS感测晶体管130(或晶体管的组)的被感测参数，包括但不限于泄露电流和基准参数146比较。在图13的实例中，PMOS感测晶体管130具有通过传输栅极142连接比较器电路144的反相输入的源极156，并且控制器148可提供偏置信号给栅极152、漏极154和/或源极156，用于在第一模式进行暴露和第二模式进行感测。
[0055]图13中的示例性感测电路130包括分离感测晶体管130和P阱(未示出)或P衬底131的感测隔离结构138，其中PMOS栅极介电层暴露于离子辐射将降低PMOS感测晶体管130的泄露电流，并且分离隔离结构138的辐射暴露将减少在感测PMOS晶体管130和P衬底131之间的泄露。如以上结合图10和图11所述的，控制器148可以在暴露模式和/或感测模式期间选择性地对感测PMOS晶体管130和/或感测隔离电极结构141施加偏置。例如，控制器148可以在感测期间通过线135对P衬底131中的p型抽头151选择性地施加偏置，和/或可以在暴露和检测模式期间通过与在NMOS感测晶体管情况中所述的技术相似(或互补的)的多种技术提供合适的偏置信号给隔离电极141和感测晶体管端子。用这种方式，表明PMOS感测晶体管130的源极和漏极之间的泄露电流和/或沿着感测隔离结构138边缘的泄露电流的合适信号通过传输栅极142提供给比较器144，以用于与基准146比较，从而确定集成电路100是否已经暴露至预定阈值水平的TID。
[0056]根据本公开内容的另外方面，在某些实施例中感测电路130可以利用一个或更多个部件(例如，晶体管)构造，所述部件具有在一个方向随着暴露增加而改变的TID水平暴露特征，而基准电路146可以利用具有在相对方向改变的TID水平暴露特征的一个或更多个部件构造。图14示出可以用于任何以上实施例的示例性双PMOS比较器基准电路146，特别地，那些使用NMOS感测晶体管130的比较器基准电路。在这个实例中，通过在分离晶体管的隔离结构138中集聚电荷，在离子辐射下的暴露将减少在第一 PMOS晶体管Ql和第二PMOS晶体管Q2之间的泄露电流。分离两个晶体管Ql和Q2的隔离结构138可以利用ST1、LOCOS或其他场氧化物形成技术构造，其中N阱133形成在P衬底131中。控制器148在暴露模式和检测模式期间提供控制信号160给PMOS晶体管Ql和Q2的不同端子，其中第一晶体管Ql的源极或漏极通过传输栅极164连接比较器144的反相输入端子，以提供基准参数与感测电路130的被感测参数进行比较。在一个可能的操作模式中，控制器在感测(第二)模式期间提供正偏置给第二晶体管Q2的源极或漏极端子中的一个，同时保持两个晶体管的栅极端子低电平(PMOS晶体管导通)。用这种方式，从晶体管Q2到Ql的任何泄露由比较器144感测，并且与来自感测电路130的信号相比较。由于PMOS结构Ql和Q2的泄露与PMOS结构Q2和Ql之间的泄露将保持相同或随着集成电路100的连续离子辐射下降，所以结构146可以用作针对TID检测比较器144的基准。
[0057]结合感测电路130中的一个或更多个NMOS感测晶体管，PMOS基准电路146为以上所述的TID检测概念提供低成本的易于实施的基准电路。而且，这种组合可以有利地提供和感测晶体管130的漂移(较高TID，较高泄露)相同的在相对方向的PMOS漂移(较高TID、较低泄露)，由此组合使用Anne Moss感测晶体管结构130和PMOS基准电路146可以最大化感测信号振幅，因为TID暴露永远不会在错误的方向偏移基准，因而确保如果经历预定水平的TID暴露时集成电路100将不工作。在该概念的另一个可能的实施中，感测电路130可以利用PMOS晶体管构造，而基准电路146利用NMOS晶体管构造，测量电路可操作用于比较基准电路130和基准电路146的泄露电流特征或其他操作参数(例如，利用如上所述的比较器144)，用于阈值TID暴露水平检测，从而提供信号121给去活电路150。
[0058]以上实例仅仅是本公开内容的不同方面的一些可能实施例的示例说明，其中一旦阅读和理解本说明书和附加的附图，本领域的普通技术人员将理解等效改变和/或修改。此外，尽管已经参考多个实施中的仅仅一个实施公开了本公开内容的特定特征，但是这种特征可以与其他实施例的一个或更多个其他特征组合起来，因为对于任意给定或特定的应用来说，将特征组合起来是期望且有利的。而且，就详细说明和/或权利要求中使用的术语“包括(including)”、“包括(includes)”、“具有(having)”、“具有(has)”、“带有(with)”或其变型而言，这些术语是打算以术语“包含”相似的方式被包括在内。
【权利要求】
1.一种集成电路，所述集成电路包含:具有至少一个感测晶体管的感测电路，所述感测晶体管包括栅极、漏极和源极；包括连接基准电路的第一输入端子、通过传输栅极连接所述至少一个感测晶体管的源极的第二输入端子以及提供输出信号的输出的比较器电路；与所述至少一个感测晶体管和所述传输栅极耦合的控制器，所述控制器在第一模式工作用以导通所述至少一个感测晶体管和断开所述传输栅极，以及所述控制器在第二模式工作用以断开所述至少一个感测晶体管和导通所述传输栅极；和去活电路，所述去活电路从所述比较器电路接收所述输出信号并且可工作而响应来自所述比较器电路的输出信号以选择性地禁用所述集成电路的用户电路的操作，所述输出信号表明所述集成电路经历的总电离剂量大于或等于阈值。
2.根据权利要求1所述的集成电路，其中所述至少一个感测晶体管是NMOS晶体管，其中所述控制器在所述第一模式工作用以将所述栅极和正电源电压耦合同时使所述漏极和所述源极接地，从而在所述传输栅极断开时促进所述至少一个感测晶体管的总电离剂量暴露，以及其中所述控制器在所述第二模式工作用以将所述漏极和所述正电源电压耦合同时使所述栅极接地，从而促进所述比较器电路通过所述传输栅极感测所述至少一个感测晶体管的断开状态泄露电流。
3.根据权利要求1所述的集成电路，其中所述控制器在所述第一模式和所述第二模式之间周期性地交替。
4.根据权利要求1所述的集成电路，其中所述感测电路包含多个感测晶体管，每个感测晶体管包含栅极、漏极和源极，其中所述比较器电路的所述第二输入端子通过至少一个传输栅极连接所述多个感测晶体管的源极，其中所述控制器在第一模式工作以导通所述多个感测晶体管和断开所述至少一个传输栅极，以及其中所述控制器在所述第二模式工作以断开所述多个感测晶体管和导通所述至少一个传输栅极。
5.根据权利要求4所述的集成电路，其中所述多个感测晶体管是NMOS晶体管，其中所述控制器在所述第一模式工作以将所述多个感测晶体管的栅极和正电源电压耦合，同时使所述多个感测晶体管的漏极和源极接地，从而在所述至少一个传输栅极断开时促进所述多个感测晶体管的总电离剂量暴露，以及其中所述控制器在所述第二模式工作以将所述多个感测晶体管的漏极和所述正电源电压耦合，同时使所述多个感测晶体管的栅极接地，从而促进所述比较器电路通过所述至少一个传输栅极感测所述多个感测晶体管的断开状态泄露电流。
6.根据权利要求5所述的集成电路，其包含单独耦合在所述多个感测晶体管的对应一个晶体管的源极和所述至少一个传输栅极之间的多个熔丝。
7.根据权利要求4所述的集成电路，其包含单独耦合在所述多个感测晶体管的对应一个晶体管的源极和所述比较器电路的第二输入端子之间的多个传输栅极，以及其中所述控制器在所述第二模式工作以导通所述多个传输栅极的至少一个，从而连接所述多个感测晶体管的对应各个晶体管和所述比较器电路的第二输入端子。
8.根据权利要求1所述的集成电路，其中所述去活电路工作以提供中断，从而引起所述集成电路的所述用户电路响应来自所述比较器电路的输出信号而启动受控关闭，所述输出信号表明所述至少一个感测晶体管的被感测参数大于或等于所述基准。
9.根据权利要求1所述的集成电路，其中所述感测电路包含在阱和所述至少一个感测晶体管的漏极或源极的一侧之间的衬底中形成的至少一个感测隔离结构，其中所述控制器在所述第二模式工作以提供偏置给所述阱，从而允许所述比较器电路感测从所述阱到所述至少一个感测晶体管的泄露电流。
10.根据权利要求9所述的集成电路，其中所述感测电路包含在至少一部分所述感测隔离结构的上方形成的隔离结构电极，以及其中所述控制器在所述第一模式和第二模式中的至少一个模式工作以对所述隔离结构电极施加偏置。
11.根据权利要求10所述的集成电路，其中所述感测电路包含多个感测晶体管，每个感测晶体管包含栅极、漏极、源极、在阱和对应漏极或对应源极的侧面之间的衬底中形成的至少一个相关联的感测隔离结构以及在至少一部分所述相关联的感测隔离结构的上方形成的隔离结构电极，其中所述控制器在所述第二模式工作以提供偏置给所述阱和对所述隔离结构电极施加偏置。
12.根据权利要求9所述的集成电路，其中所述感测电路包含多个感测晶体管,每个感测晶体管包含栅极、漏极、源极在阱和对应漏极或对应源极的侧面之间的衬底中形成的至少一个相关联的感测隔离结构，其中所述控制器在所述第二模式工作以提供偏置给所述阱。
13.根据权利要求1所述的集成电路，其中所述基准电路对于总电离剂量是稳定的。
14.根据权利要求1所述的集成电路，其中所述至少一个感测晶体管是NMOS晶体管，其中所述基准电路包含由基准隔离结构分离的第一 PMOS晶体管和第二 PMOS晶体管，所述第一 PMOS晶体管的源极或漏极通过基准传输栅极耦合所述比较器电路的第一输入端子，其中所述控制器在所述第二模式工作以导通所述第一 PMOS晶体管和第二 PMOS晶体管和将偏置施加于所述第二 PMOS晶体管的源极或漏极，从而允许所述比较器电路感测从所述第一PMOS晶体管到所述第二 PMOS晶体管的泄露电流。`
15.根据权利要求1所述的集成电路，其中所述基准电路在所述第一模式期间断电。
16.根据权利要求1所述的集成电路，其中所述至少一个感测晶体管是PMOS晶体管。
17.一种集成电路,所述集成电路包含:具有包含栅极、漏极和源极的至少一个感测晶体管的感测电路，所述至少一个感测晶体管的沟道宽度大于所述集成电路的用户电路中的晶体管的最大沟道宽度；比较器电路，其包括连接基准电路的第一输入端子、连接所述至少一个感测晶体管的源极的第二输入端子以及提供输出信号的输出；和从所述比较器电路接收所述输出信号的去活电路，所述去活电路工作以响应来自所述比较器电路的所述输出信号而选择性地禁用所述用户电路的操作，所述输出信号表明由所述集成电路经历的总电离剂量大于或等于阈值。
18.根据权利要求17所述的集成电路，包含多个感测晶体管，每个所述感测晶体管包括栅极、漏极和源极，其中每个感测晶体管具有的沟道宽度大于所述用户电路中的晶体管的最大沟道宽度，以及其中所述比较器电路的第二输入端子连接所述多个感测晶体管的源极。
19.根据权利要求18所述的集成电路，其中所述多个感测晶体管是NMOS晶体管，以及其中所述比较器电路工作以比较感测所述多个感测晶体管的断开状态泄露电流。
20.一种集成电路，所述集成电路包含:感测电路，其具有包括栅极、漏极和源极的至少一个感测晶体管和在阱和所述至少一个感测晶体管的漏极或源极的侧面之间的衬底中形成的至少一个感测隔离结构；比较器电路，其包括连接基准电路的第一输入端子、连接所述至少一个感测晶体管的源极的第二输入端子以及提供输出信号的输出；和控制器，其工作以提供偏置给所述阱，从而允许所述比较器电路感测从所述阱到所述至少一个感测晶体管的泄露电流；和去活电路，所述去活电路从所述比较器电路接收所述输出信号并且可工作以响应来自所述比较器电路的所述输出信号而选择性地禁用所述用户电路的操作，所述输出信号表明由所述集成电路经历的总电离剂量大于或等于阈值。
21.根据权利要求20所述的集成电路，其中所述感测电路包含在至少一部分所述感测隔离结构的上方形成的隔离结构电极，以及其中所述控制器工作以对所述隔离结构电极施加偏置。
22.根据权利要求20所述的集成电路，其中所述至少一个感测晶体管是NMOS晶体管。
23.根据权利要求20所述的集成电路，其中所述至少一个感测晶体管是PMOS晶体管。
24.根据权利要求20所述的集成电路，其中所述至少一个感测晶体管是NMOS晶体管，其中所述基准电路包含由基准隔离结构分离的第一 PMOS晶体管和第二 PMOS晶体管，所述第一 PMOS晶体管的源极或漏极通过基准传输栅极耦合所述比较器电路的第一输入端子，其中所述控制器工作以导通所述第一 PMOS晶体管和第二 PMOS晶体管和将偏置施加于所述第二 PMOS晶体管的源极或漏极，从而允许所述比较器电路感测从所述第一 PMOS晶体管到所述第二 PMOS晶体管的泄露`电流。
25.根据权利要求20所述的集成电路，其中所述基准电路对于总电离剂量是稳定的。
26.根据权利要求20所述的集成电路，其中所述基准电路在所述第一模式期间断电。
27.一种用于操作集成电路的方法，所述方法包含:将所述集成电路的至少一个感测晶体管偏置到接通状态，从而促进所述至少一个感测晶体管在暴露时间周期期间的总电离剂量暴露，同时允许所述集成电路的用户电路的正常操作；在测量时间周期期间将所述至少一个感测晶体管偏置到断开状态；在所述测量时间周期期间感测所述至少一个感测晶体管的参数；和如果所述至少一个感测晶体管的被感测参数大于或等于预定基准，那么选择性地禁用所述集成电路的用户电路的操作。
【文档编号】G11C16/22GK103514955SQ201310236837
【公开日】2014年1月15日 申请日期:2013年6月14日 优先权日:2012年6月14日
【发明者】R·C·鲍曼, J·M·小卡鲁里 申请人:德克萨斯仪器股份有限公司