电阻性存储元件的双回路检测方案的制作方法与工艺

电阻性存储元件的双回路检测方案本申请是中国专利200910208891.9的分案申请，审查员在其第一次审查意见通知书中曾指出单一性缺陷。中国专利200910208891.9的母案是2005年4月15日进入中国国家阶段的PCT申请，该PCT申请的申请日为2003年7月30日，申请号为PCT/US2003/023794。进入中国国家阶段后的国家申请号为03824324.5，发明名称为“电阻性存储元件的双回路检测方案”。技术领域本发明涉及读取基于电阻的存储器件，比如以电阻状态的形式把逻辑值存储在存储单元中的磁阻随机存取存储器(MRAM)器件。

背景技术：
图1示出被称为交叉点阵列的基于电阻的存储器阵列结构的实例。存储器阵列8包括排列成与多条列线12正交的多条行线6。每条行线通过相应的电阻性存储单元14连接到每条列线。每个存储单元的电阻值存储两个或多个逻辑值中的一个，这取决于多个电阻值中的哪个电阻值被程序控制而显现。具有连接到行与列线的电阻性单元14的交叉点阵列的特征在于在阵列中没有存储单元存取三极管。MRAM器件是实现基于电阻的存储器的一种途径。在MRAM中，每个电阻性存储单元通常包括固定磁层、读出磁层以及在固定磁层与读出磁层之间的隧道势垒层。固定磁层有固定的磁排列，而读出磁层的磁排列可被程序控制为不同的取向。单元的电阻根据不同的读出磁层的排列而变化。一个电阻值(例如较高的电阻值)被用来表示逻辑”1”，而另一个电阻值(例如较低的电阻值)被用来表示逻辑”0”。通过检测存储单元的相应的电阻值并认为检测出的电阻值是存储数据的逻辑状态的表示来读出存储的数据。对于二进制逻辑检测，不需知道存储单元电阻的绝对值；只需知道所述电阻是高于还是低于介于逻辑1与逻辑0电阻值之间的阈值。虽然如此，检测MRAM单元逻辑状态是困难的，因为MRAM器件技术具有多重约束。在被寻址的单元的列线上检测MRAM单元的电阻。为了检测所述单元，连接到所述单元的行线通常被接地而剩下的行线及列线被维持在某个特定电压。从存储器单元减少或去除三极管往往减小单元的尺寸需求，增加存储密度并降低成本。交叉点阵列的单元，如上所述，不包括三极管。这通过允许每个电阻性单元与相应的行及列线一直保持电气连接而实现。结果，当存储器单元被检测时，它也通过经由被寻址行线上的其它存储器单元的有效的寄生电流路径而被分流。在传统的MRAM器件中，逻辑1与逻辑0之间的电阻差别通常为大约50千欧姆，或总电阻的5%。因此，被检测的MRAM器件两端的读出电压按照逻辑1与逻辑0状态之间刻度的大约5%变化。检测MRAM电阻的一种方法是对对应于读出电压的电流在时间上进行积分，并在给定的时段之后对结果积分电压进行采样。这可以通过把电压加到跨导放大器的输入端并由所述放大器利用电容器积累输出电流来实现。图2示出在这样的电容器上电压随时间的理论变化。电容器电压从初始电压Vinit爬升到参考电压Vref所需的时间间隔tm与施加在跨导放大器输入端的电压有关。然而，如图3所示，这种检测方案易受随机噪声的影响。在积分电压上的噪声分量能够轻易地压倒所测量的信号。当在时刻terr的噪声信号超过参考电压(Vref)阈值时得到的测量产生错误的结果。因此，需要用于检测电阻性存储单元状态的鲁棒并可靠的检测方法。

技术实现要素：
根据本发明的一个方面，通过这样配置存储单元以便在单元两端形成与所述单元电阻相关的读出电压来检测MRAM单元的逻辑状态。把所述读出电压加到跨导放大器的输入端，而所述放大器输出与读出电压相关的读出电流。对所述读出电流以及附加电流在时间上进行积分，并通过数字计数器对读出电流进行滤波以提高读出电路的灵敏度。在检测过程中，读出电路通过几个状态进行检测。在第一状态，把读出电流与第一正电流相加以便形成对电容充电的第一和电流。在第二状态，把读出电流与第二负电流相加以便形成将电容放电的第二和电流。在电容上形成的电压信号被用来与参考电压相比较。比较的结果被用来控制时钟控制的数字计数器。数字计数器的输出计数值，在时间平均的基础上，取决于读出电压。在将所述计数器预置为某个预定值后，经过已知的时间间隔，通过将所述数字计数器的计数值与某个数字阈值相比较，就能够确定被检测的MRAM单元的逻辑状态。本发明的这些及其它特征和优越性将会通过以下连同附图的详细说明而得到更清晰的理解。附图说明图1示出利用交叉点结构的传统MRAM器件的一部分。图2示出依据检测MRAM单元电阻的一种方法的积分电压的理想化的时间与电压的关系曲线。图3示出具有附加电压噪声分量的如图2的时间与电压的关系曲线。图4示出依据本发明的磁随机存取存储器器件的一部分。图5示出单元检测期间的图4器件的一部分。图6示出本发明的框图形式的读出电路。图7A–7D示出图6电路在零输入时的电压信号及相关信号的时序图。图8A–8C示出图6电路在第一非零输入时的理想化的电压信号及相关信号的时序图。图9A–9B示出图6电路在第二不同的非零输入时的理想化的电压信号及相关信号的时序图。图10A–10D示出具有附加噪声分量的如图8A–8B的电压信号的时序图。图11示出本发明的读出电路的另一个实施例。图12A–12B示出图11中的电路的与图9A–9B中的一样的时序图。图13示出包括具有根据本发明的一个方面的读出电路的存储器件的典型数字系统。具体实施方式本发明通过在数字计数器处接收表示电阻性存储单元的程序控制的电阻状态的信号而工作。在感测时间间隔之后读取的结果数字计数器值表示所述存储单元的电阻状态。因为所述计数值被数字化并且在一段延续的时间上获得，所以系统中的高频随机噪声便滤除。图4示出依据本发明的一个方面的存储器件一部分的示意图。这样配置电阻性存储单元的交叉点阵列，使得某个特定的存储单元的电阻可由读出电压表示。器件5包括MRAM单元14的阵列8、多条间隔开的导电行线6和多条间隔开的导电列线12。多条行线6被布置成基本上与多条列线12正交，在相应的交叉点形成多个重叠区域。在其它一些实施例中，可以以彼此倾斜隔开的关系来布置行与列线。每条行线通过各自的多个MRAM电阻性单元14连接到多条列线中的每一条。多个开关器件51(通常由三极管实现)各自连接到行线6中相应的一条，连接到第一恒定电压源(地)20并且连接到第二恒定电压源(阵列电压Va)24。控制电路61包括行解码器并如62所展示的，连接到多个开关器件51中的每一个。开关器件51适合于在控制电路61的控制下交替地将行线6连接到地20和电压源Va24。控制电路61使缺省行线中多个开关器件51中的每一个保持在接地状态。开关器件52示出当行54在读周期被选中时开关器件51的状态。多个读出电路50被分别连接到多条列线12。电源提供维持电路工作所需的各种不同电位的电压源。所述电源形成三个电位，包括地电位20、电路元件的工作电压Vcc和按照上面表示的连接的电压Va24。在本发明的一个方面，所述电压Va24大约为5伏。图5中示出通过选中的开关器件52连接到Va24的选中的行线54。还示出多条列线12中特定的被寻址的列线30。还示出连接选中的行线54和特定的列线30的特定的存储单元38。相应的读出电路130以工作方式连接到列线30以便检测列线30相对于地20的电压。如图所示，形成多个存储单元14的子集(subset)的潜通路存储单元(如34、40、42、44、46)连接到列线30和相应的多条行线6。每条行线6(除了连接到被检测单元38的行线)被相应的开关器件51接地。因此，由串联连接的潜通路单元如34、40、42、44、46与特定的被检测电阻性单元38的并联组合形成了分压器。列线30确定了各潜通路单元与被检测单元38之间的读出节点。列线30上的读出电压连接到读出电路130。在一个实施例中，被选中的电阻性存储单元38的电阻处在从大约900千欧到大约1.1兆欧的范围内。在准备好的使用当前技术的各种各样的实施例中，可以发现存储单元的电阻在低阻状态下处在大约900千欧到大约1兆欧的范围内，而在高阻状态下处于大约950千欧到大约1.1兆欧的范围内。在特定的器件内，低阻范围与高阻范围相互不重叠。当然，电阻性单元技术的进步可以产生不同的电阻值，然而本发明也可有效地应用于那些电阻值的情形。图6示出本发明的某个实施例，其中读出电路200的输入节点210连接到电阻性存储器件的列线30。所述读出电路包括跨导放大器212。所述跨导放大器具有这样的传递函数，使得在放大器输出节点216输出的电流214与施加在放大器输入节点218的电压相关。所述放大器的输出节点216连接到电容器222的第一极板220、连接到时钟控制的比较器226的第一输入端224、连接到电流源电路230的输入端228、并且(任选地)连接到模拟预置电路234的输出端232。应当指出，模拟预置电路的功能可以由适当配置的跨导放大器212来实现，从而使得单独的模拟预置电路无存在的必要。电流源电路230适合于根据施加在电流源230的控制端236的控制信号的状态而交替地向第一电容极板220提供或从所述极板吸取电流。时钟控制的比较器226包括适合于被参考电压源240保持在参考电压Vref312(图7A)的第二输入端238、适合于接收时钟信号的时钟输入端242、以及输出端244。比较器226的输出端244连接到时钟控制的计数器248的增/减(up/down)输入端以及电流源电路230的控制输入端236。时钟控制的计数器248包括时钟输入端250、预置输入端252和包括多条数字输出线256的数字计数输出端254。在操作过程中，模拟预置电路234在电容222两端建立预置电压311(图7A)。由施加在数字预置输入端252的信号跃变在计数器248的输出端254建立数字预置值。假定在电容222上的预置电压311小于施加在比较器226的第二输入端238的参考电压Vref312，比较器226的输出端244将在比较器226的时钟输入端242一旦接收到时钟信号的跃变时就施加对应于”增”输入的第一值给数字计数器248的输入端246。由比较器输出的所述第一值也加到电流源电路230的控制输入端236。因此，电流262从电流源电路230的输入端228流出，以便将电容222的电压提升到高过其预置电压311。图7A示出当没有电压加到放大器212的输入端218时在电容222上的结果电压信号302。电容222上的电压302升高超过由施加在比较器226输入端238的参考电压312所确定的电压阈值。然后，电容222的电压继续升高直到在比较器226的时钟输入端242检测到时钟信号306(图7C)的时钟跃变。一旦检测到时钟跃变，比较器226的输出端244的逻辑状态翻转(例如，从”增”变为”减”)。响应这种变化，电流源电路230转换状态而开始从电容222吸取电流260。当电流260流出所述电容，电容的电压降低到参考电压Vref的电平，然后降低到低于参考电压Vref的电平。然后当比较器226的输入端242的时钟信号306跃变时，比较器的输出再次翻转。在电容222上的结果电压302以对称三角波形的形式振荡。图7B示出施加在计数器248的时钟输入端250的计数器时钟信号304。图7C示出施加在时钟比较器226的时钟输入端242的比较器时钟信号306。图7D示出呈现在计数器248的输出端254的输出计数值308。应当指出，输出计数308从数字预置值310开始。计数器从预置值开始循环计数并回到所述预置值。因此，计数器交替地递增计数和递减计数，而数字计数器计数值的时间平均值则大体上保持为常数(接近数字预置值)。在比较器输入端的随机噪声可能使计数器在不应递增时增加计数值。然而，经过一段时间，随机噪声往往会使计数器执行与错误的递增同样多的错误的递减。噪声便会自我抵消。于是计数器起滤除系统中的高频噪声的作用。当施加在放大器212的输入端218的输入电压信号为非零时，相应的非零电流214加到电容222的第一极板220上。图8A示出当第一电压加到放大器212的输入端218时在电容222的第一极板220上形成的电压。来自放大器212的电流214与来自电流源电路的电流260、262相加。当例如放大器212输出的电流214的意义是趋向于对电容222充电时，与图7A的信号302的情况相比较，电容222略微快地充电并且略微慢地放电。从而，在比较器时钟信号306跃变的时间间隔中，与紧接着的跃变间时间内的降落相比较，电容222上的电压往往升高略多一些。因此，电容上的平均电压倾向于随时间升高，直到电容积累了过量的电荷而到达这样的时刻，此时，一个时钟间隔内电容的放电已不足够将电容的电压降到参考电压Vref312以下。结果，在施加在时钟控制的比较器226的时钟输入端242上的时钟信号306的两个连续的跃变时刻t9、t10，电容222上的电压320高于参考电压312(如图8C所示)。这被反映在施加在计数器248的输入端250上的下一个时钟信号跃变时的数字计数值上。如图所示，计数器输出的时间平均值从第一值324变到第二值326。因为来自放大器212的电流214流入电容222，这种情况会周期性地重复，而数字计数器的时间平均计数值将会以对应于施加在放大器212的输入端218的电压幅度的速率减小。图8B图示了对应于图8A中电压信号的数字计数器248的输出值。纵轴表示时钟控制的计数器248的输出端254所呈现的数字值。横轴表示时间。因此，图8B的曲线表示，在时间t0，计数值310等于”数字预置值”。此后，计数值递增计数一个单位(“数字计数值”+1)至325并回到数字预置值310。这种情况重复发生，直到时间t10，计数值329降到比数字预置值310还低一个单位的(“数字预置值”-1)327。从那以后再经过一段时间，如图所示，所述计数值输出随着时间在(“数字预置值”-1)327与”数字预置值”310之间变化。图9A示出当不同(比如，较高)的电压加到放大器212的输入端218时在电容222上形成的电压信号340。如在图6A中所展示的情形，电容上的平均电压随时间升高。然而，因为由放大器212所提供的电流214大过在图8A中的情形，这时的平均电容电压上升的速率快过图8A的情形。因而，如在图9B中所见到的，两个接连的递减计数342、344比图6A的情形更频繁地发生。因此数字计数器248将从数字预置值310更快地递减，这是因为较高的电压加到放大器212的输入端218。图9B图示了对应于图9A的电压信号的数字计数器248的计数值输出。除了噪声分量加到电容220上的电压信号320以外，图10A复制了图8A的曲线。显然，这样的噪声可能使数字计数值的跃变比无噪声系统(图10B)的跃变时间tt略微提前(图10C)或推后(图10D)。然而，这样的提前或推后的跃变对于最终的经过相对较长的采样持续时间后检测的计数值没有实质的影响。图11示出本发明的又一个方面，其中使用了第二放大器级以进一步提高信号灵敏度。与图6中的情况一样，分压器33包括相互连接到被检测存储单元38的第一端和潜通路电阻39的第一端的列线30。读出电路的输入节点210也连接到所述列线30。潜通路电阻39的第二端连接到地电位20，而被检测存储单元38的第二端连接到阵列电压源(Va)22。与图6中的电路一样，图11的电路包括跨导放大器212，它具有在输入节点210连接到列线30的输入端218和连接到第一电容222的第一极板220的输出端216。然而，电容极板220不是直接连接到时钟控制的比较器226的输入端，而是连接到又一个跨导放大器512的输入端518。所述又一个跨导放大器512的输出端516连接到第二电容522的第二极板520和时钟控制的比较器226的输入端224。时钟控制的比较器226的输出端224连接到计数器248的输入端246和第二电流源电路530的输入端528。时钟控制的比较器226的输出端224也通过倒相器503连接到第二电流源电路530的输入端536。因此，电流源电路530产生与电流源电路230相反的效果，使得电路530在电流源230提供电流262给电容极板220的同时从电容极板520吸取电流260(反之亦然)。在可供选择的另一个实施例中，可以使用单一电流源电路同时给电容222及522提供相应的电流。而且，还示出在输出端532连接到电容极板520的又一个模拟预置电路534。本领域的技术人员应能轻易地从先前的公开中得到某个电路，其中只用单一的模拟预置电路在电容222及522两者上确立预置电压。或者如上面所讨论的，本领域的技术人员也可利用放大器电路212、512来实现所需的模拟预置值，从而不再需要单独的模拟预置电路。在本发明的一个方面，放大器212呈现正增益，而放大器512呈现负增益。因此，当施加在输入端518上的电压升高时，流出输入端516的电流514减小(或负意义上的增加)。于是，在实际操作中，图11的电路倾向于从数字预置值开始递增计数，而不是递减计数。这种现象的例子在图12A及12B中展示。图12A示出在电容522上随时间变化的电压。实际的电压曲线由二次曲线形成，而不是线段。为了陈述的方便，展示的曲线由线段近似。图12B示出数字计数器248如何与图11中的电路的操作相关地而从数字预置值310开始随着时间递增。应当指出，由图6中的电流源230所提供的电流净值的时间平均值等于电流214在同一时间段上的时间平均值。而且，可以使计数器输出的时间平均值趋向于增加或减小，这取决于对电路参数的常规选择。还应当指出，在一方面，可能最好是将读出电路200的输入节点210通过电容串联连接到列线30，以便滤除输入电压的直流分量。在典型的实施例中，在单一电阻测量过程期间，成百甚至上千个时钟信号306的周期加到时钟输入端242。例如，最少500个时钟周期将产生关于电流214的0.2纳安的分辨率。正如可被本领域的技术人员所理解的，时钟频率的选择以及不同时钟频率之间的关系是常规设计问题。例如，没有要求比较器时钟与计数器时钟工作在同一频率，尽管它们可以工作在同一频率。图13示出示范性的处理系统900，所述系统使用了利用本发明的单元电阻读出电路200的存储器件17。所述处理系统900包括一个或多个连接到局部总线904的处理器901。存储器控制器902以及主总线桥903也连接到局部总线904。处理系统900可包括多个存储器控制器902和/或多个主总线桥903。可以把存储器控制器902和主总线桥903集成为单一器件906。存储器控制器902也连接到一个或多个存储器总线907。每个存储器总线都可容纳一些存储元件908，存储元件908包括至少一个包含本发明的全电阻检测系统的存储器件17。存储元件908可以是存储卡或存储模块。存储模块的例子包括单排存储模块(SIMM)和双排存储模块(DIMM)。存储元件908可包括一个或多个附加器件909。例如，在SIMM或DIMM中，附加器件909可以是配置存储器，如串行存在检测(SPD)存储器。存储器控制器902也可连接到高速缓冲存储器905。所述高速缓冲存储器905可以是所述处理系统中唯一的高速缓冲存储器。或者，其它器件，比如处理器901也可包括高速缓冲存储器，这就与高速缓冲存储器905形成了高速缓冲存储器分级系统。如果处理系统900包括作为总线主控器(busmaster)或支持存储器直接存取(DMA)的外围设备或控制器，那么，存储器控制器902可实施高速缓存一致性协议。如果存储器控制器902连接到多个存储器总线907，那么，各条总线907可并行工作，或不同的地址范围可被映射到不同的存储器总线907。主总线桥903连接到至少一个外围设备总线910。各种设备，比如外围设备或额外的总线桥也可连接到外围设备总线910。这些设备可包括存储控制器911、混合I/O设备914、二级总线桥915、多媒体处理器918以及传统设备接口920。主总线桥也可连接到一个或多个专用高速端口922。比如在个人电脑中，所述专用高速端口可能是加速图形端口(AGP)，用于将高性能视频卡连接到处理系统900。存储控制器911将一个或多个存储设备913通过存储总线912连接到外围设备总线910。比如，存储控制器911可以是小型计算机系统接口(SCSI)控制器，而存储设备913可以是SCSI硬盘。I/O设备914可以是任意类型的外围设备。比如，I/O设备914可以是局域网接口，如以太网卡。二级总线桥可被用于将额外的设备通过另一条总线连接到处理系统。比如，二级总线桥可以是通用串行总线(USB)端口控制器，用于将USB设备917连接到处理系统900。多媒体处理器918可以是声卡、视频捕捉卡或任意其它类型的媒体接口，而这些媒体接口也可连接到一个附加的设备，如扬声器919。传统设备接口920被用于将传统设备，比如，传统的键盘与鼠标，连接到处理系统900。图13所展示的处理系统900仅仅是本发明可以用于其中的典型的处理系统。虽然图13展示的处理架构特别适于通用计算机，如个人计算机或工作站，但应该认识到，可以进行众所周知的修改来配置更适合于在各种不同的应用场合中使用的处理系统。比如，许多需要处理功能的电子设备可以利用依靠连接到存储元件908和/或存储器件100的中央处理器(CPU)的比较简单的架构实现。这些电子设备可以包括，但不限于，音频/视频处理器及记录器、游戏控制台、数字电视机、有线或无线电话、导航系统(包括基于全球定位系统(GPS)和/或惯性导航的系统)以及数码相机和/或记录器。所述修改可以包括比如剔除不必要的元件、增加专用器件或电路和/或多个器件的集成。虽然在以上的图解说明中已经描述了本发明的最佳实施例，但是，显然，这些是本发明的范例，而不能被认为是限定。可以进行增加、删除、替换以及其它修改而不偏离本发明的精神与范畴。因此，不应认为本发明受先前的描述的限定，本发明只受所附权利要求书范围的限制。