存储单元及存储器的制作方法

本发明涉及存储器技术领域，特别涉及一种存储单元及存储器。

背景技术：

存储器是数字集成电路中重要的组成部分，它更是构建基于微处理器的应用系统不可缺少的一部分。近年来，人们将各种存储器嵌入在处理器内部以提高处理器的集成度与工作效率，因此，存储器阵列及其外围电路的性能在很大程度上决定了整个系统的工作效率。

读取电路是存储器的外围电路的重要组成部分，读取电路通常被用来在对存储器的存储单元进行读操作时对存储单元位线(bl，bitline)上的微小信号进行采样变换并进行放大，从而确定存储单元内的存储信息。

读取电路的工作机制是通过将存储器的存储单元位线上的电流/电压与基准电流/电压比较而读取存储单元中的数据。更具体地说，读取电路的工作分为两个阶段，一是预充电阶段，即对选中的存储单元的位线预充电，二是比较阶段，即将选中的存储单元的位线电流/电压与基准电流/电压比较。在预充电阶段中，将位线的电位提升至能够在存储单元中产生足够大小的位线电流的水平；而在比较阶段中，将位线电流/电压与基准电流/电压进行比较并输出标准逻辑电平，从而起到放大位线信号的作用，便于读取数据。

参考图1中所示，将位线电流与基准电流的微小信号差放大为标准的逻辑状态“0”和“1”，然后输出“0”或“1”。现有技术的读取电路至少存在如下缺陷：将位线电流与基准电流比较过程中，基准电流设置为逻辑“0”和“1”之间的电流值，使得逻辑“0”和“1”的电流与基准电流的间隔r1、r2较小，从而导致需要的读取时间过长，读取的可靠性低。

技术实现要素：

本发明的目的在于，提供一种存储单元及存储器，解决现有技术中存储单元读取时间过长、可靠性低的问题。

为解决上述技术问题，本发明提供一种存储单元，包括：

第一子存储单元，包括第一晶体管和第二晶体管，所述第一晶体管的栅极连接选择栅极线，源极连接所述第二晶体管的漏极，漏极连接所述第一位线，所述第二晶体管的栅极连接第一字线，源极连接源极线；

第二子存储单元，包括第三晶体管和第四晶体管，所述第三晶体管的栅极连接所述选择栅极线，源极连接所述第四晶体管的漏极，漏极连接所述第二位线，所述第四晶体管的栅极连接第二字线，源极连接所述源极线；

其中，所述第一子存储单元和所述第二子存储单元的逻辑状态相反。

可选的，将所述第一位线与所述第二位线的电流进行比较，得出所述存储单元的逻辑状态。

可选的，若所述第一子存储单元为逻辑“0”，所述第二子存储单元为逻辑“1”，则所述第一位线的电流大于所述第二位线的电流，所述存储单元为逻辑“0”。

可选的，若所述第一子存储单元为逻辑“1”，所述第二子存储单元为逻辑“0”，则所述第一位线的电流小于所述第二位线的电流，所述存储单元为逻辑“1”。

可选的，所述第一晶体管、所述第二晶体管、所述第三晶体管及所述第四晶体管均为pmos晶体管。

可选的，所述第一晶体管包括位于半导体衬底中的第一源极、第一漏极以及位于所述第一源极和所述第一漏极之间的所述半导体衬底上的第一选择栅极。

可选的，所述第二晶体管包括位于所述半导体衬底中的第二源极、第二漏极、位于所述第二源极和所述第二漏极之间的所述半导体衬底上的第一浮栅极以及位于所述第一浮栅极上的第一控制栅极。

可选的，所述第三晶体管包括位于半导体衬底中的第三源极、第三漏极以及位于所述第三源极和所述第三漏极之间的所述半导体衬底上的第二选择栅极。

可选的，所述第四晶体管包括位于所述半导体衬底中的第四源极、第四漏极、位于所述第四源极和所述第四漏极之间的所述半导体衬底上的第二浮栅极以及位于所述第二浮栅极上的第二控制栅极。

相应的，本发明还提供一种存储器，包括：

阵列分布的上述存储单元；

比较器，具有至少两个输入端和一个输出端，两个所述输入端分别连接第一位线和第二位线，并根据所述第一位线和所述第二位线的电流大小，输出所述存储单元的逻辑状态。

可选的，若第一子存储单元为逻辑“0”，第二子存储单元为逻辑“1”，则所述第一位线的电流大于所述第二位线的电流，所述比较器输出所述存储单元的逻辑状态“0”。

可选的，若第一子存储单元为逻辑“1”，第二子存储单元为逻辑“0”，则所述第一位线的电流小于所述第二位线的电流，所述比较器输出所述存储单元的逻辑状态“1”。

本发明的存储单元及存储器中，存储单元包括连接的第一子存储单元和第二子存储单元，所述第一子存储单元和所述第二子存储单元的逻辑状态相反，在对存储单元的逻辑状态进行读取时，将与第一子存储器连接的第一位线的电流以及与第二子存储器连接的第二位线的电流进行比较，根据第一位线和第二位线的电流的大小确定所述存储单元的逻辑状态。本发明的存储单元读取过程中，不需要参考电流，存储单元读取的电流间隔更大，缩短读取的时间，提高读取的可靠性。

附图说明

图1为现有技术中的存储单元读取的原理图；

图2为本发明一实施例中存储单元的器件结构示意图；

图3为本发明一实施例中存储单元的电路结构示意图；

图4为本发明一实施例中的存储器的结构示意图。

具体实施方式

下面将结合示意图对本发明的存储单元及存储器进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。

为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本发明由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。

在下列段落中参照附图以举例方式更具体地描述本发明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。

本发明的核心思想在于，存储单元包括连接的第一子存储单元和第二子存储单元，所述第一子存储单元和所述第二子存储单元的逻辑状态相反，在对存储单元的逻辑状态进行读取时，将与第一子存储器连接的第一位线的电流以及与第二子存储器连接的第二位线的电流进行比较，根据第一位线和第二位线的电流的大小确定所述存储单元的逻辑状态。本发明的存储单元读取过程中，不需要参考电流，存储单元读取的电流间隔更大，缩短读取的时间，提高读取的可靠性。

以下结合图2～图4对本发明的存储单元及存储器进行详细的描述，

结合图2和图3所示，本发明提供的一种存储单元包括第一子存储单元11和第二存储单元12，第一存储单元11和第二存储单元12的结构相同，其中，图2为存储单元的器件结构示意图，图3为存储单元的电路结构示意图。

参考图2所示，第一子存储单元11包括第一晶体管p1和第二晶体管p2，第二子存储单元12包括第三晶体管p3和第四晶体管p4，第一晶体管p1、第二晶体管p2、第四晶体管p4以及第三晶体管p3依次形成于半导体衬底100中。在本实施例中，以所述第一晶体管p1、所述第二晶体管p2、第三晶体管p3以及第四晶体管p4均为pmos晶体管为例进行说明。其中，所述第一晶体管p1包括位于半导体衬底100中的第一漏极d1、第一源极s1以及位于所述第一源极s1和所述第一漏极d1之间的所述半导体衬底100上的第一选择栅极sg1。所述第二晶体管p2包括位于所述半导体衬底100中的第二源极s1’、第二漏极d1’、位于所述第二源极s1’和所述第二漏极d1’之间的所述半导体衬底100上的第一浮栅极fg1以及位于所述第一浮栅极fg1上的第一控制栅极cg1，所述第三晶体管p3包括位于半导体衬底100中的第三漏极d2、第三源极s2以及位于所述第三源极s2和所述第三漏极d2之间的所述半导体衬底100上的第二选择栅极sg2。所述第四晶体管p4包括位于所述半导体衬底100中的第四漏极d2’、第四源极s2’、位于所述第四源极s2’和所述第四漏极d2’之间的所述半导体衬底100上的第二浮栅极fg2以及位于所述第二浮栅极fg2上的第二控制栅极cg2。

可以理解的是，第一晶体管p1的第一源极s1与第二晶体管p2的第二漏极d1’共用半导体衬底100中相同的掺杂区，第三晶体管p3的第三源极s2与第四晶体管p4的第四漏极d2共用半导体衬底100中相同的掺杂区’，第二晶体管p2的第二源极s1’与第四晶体管的第四源极s2’共用半导体衬底100中相同的掺杂区。

参考图3所示。所述第一晶体管p1的栅极(第一选择栅极sg1)连接选择栅极线sg，第一晶体管p1的源极(第一源极s1)连接所述第二晶体管p2的漏极(第二漏极d1’)，第一晶体管p1的漏极(第一漏极d1)连接所述第一位线bl1，所述第二晶体管p2的栅极(第一控制栅极cg1)连接第一字线wl1，第二晶体管p2的源极(第二源极s1’)连接源极线sl。所述第三晶体管p3的栅极(第二选择栅极sg2)连接所述选择栅极线sg，第三晶体管p3的源极(第三源极s2)连接所述第四晶体管p4的漏极(第四漏极d2’)，第三晶体管p3的漏极(第三漏极d2)连接所述第二位线bl2，所述第四晶体管p4的栅极连接第二字线wl2，第四晶体管p4的源极(第四源极s2’)连接所述源极线sl。

本发明中，所述第一子存储单元11和所述第二子存储单元12的逻辑状态相反，即在对存储单元写入时，使得第一子存储单元11和第二存储单元12的逻辑状态相反，从而第一子存储单元11与第二子存储单元12分别为逻辑“1”或逻辑“0”，使得第一位线bl1和第二位线bl2上的电流不同，且将所述第一位线bl1与所述第二位线bl2的电流进行比较，得出所述存储单元的逻辑状态。本发明中，将第一位线bl1与第二位线bl2分别接入一比较器中的不同输入端，比较器根据第一位线bl1和第二位线bl2的电流的大小决定存储单元的逻辑状态。其中，若所述第一子存储单元11为逻辑“0”，所述第二子存储单元12为逻辑“1”，则所述第一位线bl1的电流大于所述第二位线bl2的电流，所述存储单元为逻辑“0”。若所述第一子存储单元11为逻辑“1”，所述第二子存储单元12为逻辑“0”，则所述第一位线bl1的电流小于所述第二位线bl2的电流，所述存储单元为逻辑“1”。

相应的，参考图4所示，本发明还提供一种存储器，包括阵列分布的上述存储单元10以及比较器(图中未示出)，所述比较器具有至少两个输入端和一个输出端，两个所述输入端分别连接第一位线和第二位线，并根据所述第一位线和所述第二位线的电流大小，输出所述存储单元的逻辑状态。本实施例中，同一列的第一晶体管p1的漏极连接同一条位线，例如，bl1、bl1n，同一列的存储单元中的第二晶体管p2的栅极和第三晶体管p3的栅极连接同一条选择栅极线，例如，sg、sgn。同一列的第三晶体管p3的漏极连接同一条位线，例如，bl2、bl2n，同一列的第二晶体管p2的栅极连接同一条字线，例如，wl1、wln，同一列的第四晶体管p4的栅极连接同一字线，例如，wl2、wl2n，同一行的存储单元中的第二晶体管的源极和第四晶体管的源极连接同一条源极线，例如，sl1、sl2、sl3、sl4。比较器的两个输入端分别连接bl1和bl2，或分别连接bl1n和bl2n，将两条位线上的电流进行比较，确定存储单元的逻辑状态。

具体的，若第一子存储单元11为逻辑“0”，第二子存储单元12为逻辑“1”，则所述第一位线bl1的电流大于所述第二位线bl2的电流，所述比较器输出所述存储单元10的逻辑状态“0”。若第一子存储单元11为逻辑“1”，第二子存储单元12为逻辑“0”，则所述第一位线bl1的电流小于所述第二位线bl2的电流，所述比较器输出所述存储单元的逻辑状态“1”。

综上所述，本发明的提供的存储单元及存储器中，存储单元包括连接的第一子存储单元和第二子存储单元，所述第一子存储单元和所述第二子存储单元的逻辑状态相反，在对存储单元的逻辑状态进行读取时，将与第一自存储器连接的第一位线的电流以及与第二自存储器连接的第二位线的电流进行比较，根据第一位线和第二位线的电流的大小得出所述存储单元的逻辑状态。本发明的存储单元读取过程中，不需要参考电流，存储单元读取的电流间隔更大，缩短读取的时间，提高读取的可靠性。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。