与可变延迟相关的接口电路及包括其的半导体装置和系统的制作方法

相关申请的交叉引用

本申请要求于2016年6月22日向韩国知识产权局提交的第10-2016-0078070号韩国专利申请的优先权，该案以引用的方式全文并入本文中。

各实施例可涉及一种半导体技术，更具体地，涉及一种接口电路，以及包含该接口电路的半导体装置和系统。

背景技术：

电子装置由大量电子组件组成。在这些电子装置中，计算机系统由通过半导体构建的许多电子组件来组成。半导体装置通过链路或总线耦接来通信。链路或总线由多个信号传输线组成，且半导体装置通过信号传输线来高速传输信号。由于这个原因，由于相邻的信号传输线相互干扰或相互耦接，可能会发生串扰。近来的一种技术趋势是发展能够以高速操作同时耗电较少的半导体装置。随着半导体装置以高速操作，在半导体装置之间传输的信号的频率在逐渐增加；而随着半导体装置用电变少，在半导体装置之间传输的信号的幅度正逐渐减小。因此，由串扰带来的噪声逐渐增加，这也可以成为给半导体装置之间的通信精确度造成负面影响的因素。另外，根据信号传输线的通道情况(诸如类型、长度和耦接等)，串扰可能会以各种方式发生。

技术实现要素：

在一实施例中，可以提供一种半导体装置。半导体装置可以包括被配置为感测第一信号和第二信号的电平变化的接口电路。接口电路可以根据感测结果而通过可变地延迟第一信号和第二信号来产生第一输出信号和第二输出信号。接口电路可以将第一输出信号和第二输出信号传输给彼此相邻的第一信号传输线和第二信号传输线。

在一实施例中，可以提供一种半导体装置。半导体装置可以包括接口电路，该接口电路可以被配置为接收通过彼此相邻的第一信号传输线和第二信号传输线传输来的第一输入信号和第二输入信号。接口电路可以被配置为基于第一输入信号和第二输入信号的电平变化而通过可变地延迟第一输入信号和第二输入信号来产生第一信号和第二信号。

附图说明

图1是示出根据一实施例的系统的配置的示例代表的图示。

图2是示出在信号传输线之间发生的串扰的示例代表和用于在发射器电路侧处补偿串扰的概念的图示。

图3是示出根据一实施例的接口电路的配置的示例代表的图示。

图4是示出在图3中所示的预判控制电路的配置的示例代表的图示。

图5是示出在图4中所示的控制信号发生电路的配置的示例代表的图示。

图6是示出在图4中所示的选择逻辑电路的配置的示例代表的图示。

图7a至图7c是示出根据各实施例的第一串扰补偿电路的配置的示例代表的图示。

图8是根据一实施例的用于帮助解释接口电路的操作的时序图的示例代表。

图9是示出在信号传输线之间发生的串扰的示例代表和用于在接收器电路侧处补偿串扰的概念的图示。

图10是示出根据一实施例的接口电路的配置的示例代表的图示。

具体实施方式

下文中，以下将通过实施例的各种示例、参考附图来描述一种能够补偿串扰的接口电路以及包括该接口电路的半导体装置和系统。

实施例可以提供一种接口电路和包括该接口电路的半导体装置和系统，该接口电路能够根据待通过相邻信号传输线传输的信号的电平变化通过可变地延迟信号然后发射信号，或者可变地延迟信号然后接收信号来补偿串扰。

图1是示出根据一实施例的系统的配置的示例代表的图示。参见图1，根据一实施例的系统1可以包括第一半导体装置110和第二半导体装置120。第一半导体装置110和第二半导体装置120可以是相互通信的电子组件。在一实施例中，第一半导体装置110可以是主器件，而第二半导体装置120可以是由第一半导体装置110控制操作的从器件。例如，第一半导体装置110可以是诸如处理器的主机，且该处理器可以包括中央处理单元(cpu)、图形处理单元(gpu)、多媒体处理器(mmp)或数字信号处理器(dsp)。另外，第一半导体装置110可以通过组合具有各种功能的处理器芯片(诸如应用处理器)而以片上系统(soc)的方式来实现。第二半导体装置120可以是存储器，且该存储器可以包括易失性存储器或非易失性存储器。易失性存储器可以包括sram(静态ram)、dram(动态ram)或sdram(同步dram)，而非易失性存储器可以包括rom(只读存储器)、prom(可编程rom)、eeprom(电可擦除可编程rom)、eprom(电可编程rom)、闪存存储器、pram(相变ram)、mram(磁性ram)、rram(阻变ram)或fram(铁电ram)等。

第一半导体装置110和第二半导体装置120可以通过总线130彼此耦接。总线130可以包括多个信号传输线131、132、13n-1和13n。总线130可以是通道或链路。第一半导体装置110和第二半导体装置120可以包括焊盘，且总线130可以耦接在第一半导体装置110的焊盘和第二半导体装置120的焊盘之间。第一半导体装置110可以包括用于与第二半导体装置120通信的接口电路111。接口电路111可以包括发射器电路tx113和接收器电路rx115。发射器电路113可以根据第一半导体装置110的内部信号来产生输出信号，并将输出信号通过总线130传输至第二半导体装置120。接收器电路115可以通过总线130接收从第二半导体装置120传输来的信号，并产生内部信号。相似地，第二半导体装置120可以包括用于与第一半导体装置110通信的接口电路121。接口电路121可以包括发射器电路tx123和接收器电路rx125。发射器电路123可以根据第二半导体装置120的内部信号来产生输出信号，并通过总线130将该输出信号传输至第一半导体装置110。接收器电路125可以通过总线130接收从第一半导体装置110传输来的信号，并产生内部信号。

总线130可以是例如数据总线。第一半导体装置110的发射器电路113可以将第一半导体装置110的内部数据传输至第二半导体装置120，而第一半导体装置110的接收器电路115可以接收从第二半导体装置120传输来的数据。第二半导体装置120的发射器电路123可以将第二半导体装置120的内部数据传输至第一半导体装置110，而第二半导体装置120的接收器电路125可以接收从第一半导体装置110传输来的数据。第一半导体装置110和第二半导体装置120可以执行串行通信，且总线130可以传输串行类型的数据。为了快速地处理大量数据，第一半导体装置110和第二半导体装置120可以将串行类型的数据转换成并行类型的数据，并使用该并行类型的数据。接口电路111和121中的每一个可以包括用于将串行类型的数据转换成并行类型的数据的并行化器(parallelizer)。接口电路111和121中每一个可以包括用于将并行类型的数据转换成串行类型数据的串行化器(seriallizer)。

总线130可以包括多个信号传输线131、132、13n-1和13n。接口电路111可以包括多个发射器电路和多个接收器电路，并且每一对发射器电路和接收器电路可以与信号传输线131、132、13n-1和13n中的每一个耦接。不同的信号可以通过多个信号传输线131、132、13n-1和13n来传输。例如，不同的数据可以通过多个信号传输线131、132、13n-1和13n来传输。信号传输线131和132可以彼此相邻，且信号传输线13n-1和13n可以彼此相邻。当通过相邻的信号传输线来传输信号或数据时，由于相邻信号传输线的耦合现象，可能产生由串扰带来的噪声。根据通过相邻信号传输线传输的信号或数据的电平，串扰可能会以各种方式发生。

图2是示出在信号传输线之间发生的串扰的示例代表和用于在发射器电路侧补偿串扰的概念的图示。参见图2，两个信号传输线可以是相邻的信号传输线。第一信号s1可以通过第一信号传输线201来传输，而第二信号s2可以通过第二信号传输线202来传输。第一信号传输线201和第二信号传输线202可以与用于发射和接收第一信号s1和第二信号s2的发射器电路tx和接收器电路rx耦接。传输第一信号s1和第二信号s2的方案可以是仅有任意一个信号的电平变化的情况、两个信号改变为具有相同电平的情况以及两个信号改变为具有不同电平的情况中的任意一种。无耦合模式(uncoupledmode)可以表示第一信号s1和第二信号s2中仅有任意一个的电平改变的情况，偶模式(evenmode)可以表示第一信号s1和第二信号s2改变为具有相同电平的情况，以及奇模式(oddmode)可以表示第一信号s1和第二信号s2改变为具有不同电平的情况。在无耦合模式中，当第一信号s1和第二信号s2中仅有第一信号s1的电平改变为高电平时，不会发生第一信号传输线201和第二信号传输线202之间的耦合。因此，接收器电路rx可以在参考时间tn处接收第一信号s1和第二信号s2。在偶模式中，当第一信号s1和第二信号s2二者均从低电平改变到高电平时，由于第一信号传输线201和第二信号传输线202的耦合现象或串扰，因此接收器电路rx可以在比参考时间tn晚的时间tb处接收第一信号s1和第二信号s2。在奇模式中，当第一信号s1从低电平改变到高电平且第二信号s2从高电平改变到低电平时，由于第一信号传输线201和第二信号传输线202的耦合现象或串扰，因此接收器电路rx可以在比参考时间tn早的时间ta处接收第一信号s1和第二信号s2。如上所述，即使发射器电路tx驱动第一信号传输线201和第二信号传输线202，并同时发射第一信号s1和第二信号s2，由于由第一信号s1和第二信号s2的电平变化所诱发的第一信号传输线201和第二信号传输线202的耦合现象和串扰，因此接收器电路rx可以在不同时间处接收第一信号s1和第二信号s2。因此，可以减少所接收的信号s1和s2的有效窗口(validwindow)或持续时间，发射器电路tx与接收器电路rx之间的传输性能可能退化。

根据一实施例的接口电路可以在发射器电路tx侧处，在将由于第一信号s1和第二信号s2的电平变化而有可能发生的串扰进行补偿之后传输第一信号s1和第二信号s2。在无耦合模式中，由于在第一信号s1和第二信号s2中不发生传输延迟，因此接口电路可以在正常时间t1处驱动第一信号传输线201和第二信号传输线202。在偶模式中，考虑到第一信号s1和第二信号s2的传输被相对延迟，因此接口电路可以在比正常时间t1早的时间t2处驱动第一信号传输线201和第二信号传输线202。在奇模式中，考虑到第一信号s1和第二信号s2的传输被相对加快，因此接口电路可以在比正常时间t1晚的时间t3处驱动第一信号传输线201和第二信号传输线202。因此，不论相邻的信号传输线201和202的耦合或串扰如何，通过调整第一信号s1和第二信号s2的传输时间，接口电路可以使得第一信号s1和第二信号s2在接近于参考时间tn的时间处在接收器电路rx侧处被接收。因此，接口电路可以增加在接收器电路rx侧处接收的第一信号s1和第二信号s2的有效窗口或持续时间，从而可以改善通信性能。

图3是示出根据一实施例的接口电路300的配置的示例代表的图示。参见图3，接口电路300可以包括用于发射器电路的配置。接口电路300可以感测第一内部信号is1和第二内部信号is2的电平变化，以及通过根据感测结果来可变地延迟第一内部信号is1和第二内部信号is2，接口电路300可以产生第一输出信号so1和第二输出信号so2。接口电路300可以分别将第一输出信号so1和第二输出信号so2输出给第一信号传输线301和第二信号传输线302。第一输出信号so1和第二输出信号so2可以通过第一信号传输线301和第二信号传输线302传输给外部半导体装置。第一信号传输线301和第二信号传输线302可以设置为彼此相邻。

接口电路300可以基于第一内部信号is1和第二内部信号is2的电平变化来可变地延迟第一内部信号is1和第二内部信号is2。当第一内部信号is1和第二内部信号is2改变到相同电平时，接口电路300可以将第一内部信号is1和第二内部信号is2各自延迟第一延迟量，并产生第一输出信号so1和第二输出信号so2。当第一内部信号is1和第二内部信号is2中仅任意一个的电平改变时，接口电路300可以将第一内部信号is1和第二内部信号is2各自延迟第二延迟量，并产生第一输出信号so1和第二输出信号so2。当第一内部信号is1和第二内部信号is2改变为彼此不同的电平时，接口电路300可以将第一内部信号is1和第二内部信号is2各自延迟第三延迟量，并产生第一输出信号so1和第二输出信号so2。第二延迟量可以大于第一延迟量，且第三延迟量可以大于第二延迟量。接口电路300可以在无耦合模式中将第一内部信号is1和第二内部信号is2延迟第二延迟量，并产生第一输出信号so1和第二输出信号so2。接口电路300可以在偶模式中将第一内部信号is1和第二内部信号is2延迟比第二延迟量小的第一延迟量，并产生第一输出信号so1和第二输出信号so2，使得第一内部信号is1和第二内部信号is2可以早于正常时间而传输。接口电路300可以在奇模式中将第一内部信号is1和第二内部信号is2延迟比第二延迟量大的第三延迟量，并产生第一输出信号so1和第二输出信号so2，使得第一内部信号is1和第二内部信号is2可以晚于正常时间而传输。

参见图3，接口电路300可以包括预判控制电路310、第一串扰补偿电路321以及第二串扰补偿电路322。预判控制电路310可以接收第一内部信号is1和第二内部信号is2，并产生延迟控制信号dcon。预判控制电路310可以感测第一内部信号is1和第二内部信号is2的电平变化，并根据感测结果来产生延迟控制信号dcon。第一串扰补偿电路321可以基于延迟控制信号dcon来可变地延迟第一内部信号is1，并产生第一输出信号so1。第二串扰补偿电路322可以基于延迟控制信号dcon来可变地延迟第二内部信号is2，并产生第二输出信号so2。延迟控制信号dcon可以包括多个延迟信号。

预判控制电路310还可以接收选择码sc<1:m>和时钟信号clk。选择码sc<1:m>可以被输入至预判控制电路310使得预判控制电路310可以产生多个延迟信号。多个延迟信号允许第一串扰补偿电路321和第二串扰补偿电路322精细调整用于延迟第一内部信号is1和第二内部信号is2的延迟量。选择码sc<1:m>可以从外部装置输入。例如，在包括接口电路300的半导体装置是存储装置的情况下，外部装置可以是处理器或控制器。选择码sc<1:m>可以基于包括接口电路300的半导体装置和外部装置的训练操作来产生。该训练操作可以包括：例如，外部装置感测第一输出信号so1和第二输出信号so2的有效窗口或持续时间的步骤，以及选择码sc<1:m>的值根据感测结果而增加或减少的步骤。然而，并非意图将实施例限制于特定的训练操作，要注意，本领域公知的任何训练方案都可以使用。

参见图3，接口电路300还可以包括传输驱动器331和332。传输驱动器331可以基于第一串扰补偿电路321的输出来驱动第一信号传输线301，从而通过第一信号传输线301输出第一输出信号so1。传输驱动器332可以基于第二串扰补偿电路322的输出来驱动第二信号传输线302，从而通过第二信号传输线302输出第二输出信号so2。传输驱动器331和332可以通过本领域公知的输出驱动器电路来实现。接口电路300还可以包括延迟单元341和342。延迟单元341和342可以延迟并输出第一内部信号is1和第二内部信号is2。延迟单元341和342可以将第一内部信号is1和第二内部信号is2延迟固定的延迟量。

图4是示出在图3中示出的预判控制电路310的配置的示例代表的图示。参见图4，预判控制电路310可以包括控制信号产生电路410。控制信号产生电路410可以感测第一内部信号is1和第二内部信号is2的电平变化，并产生先导信号lead(leadsignal)和滞后信号lag(lagsignal)。控制信号产生电路410可以将第一内部信号is1的先前电平is1p与当前电平is1c进行比较并将第二内部信号is2的先前电平is2p与当前电平is2c进行比较，并产生先导信号lead和滞后信号lag。例如，控制信号产生电路410可以在无耦合模式中禁止先导信号lead和滞后信号lag两者，在偶模式中使能先导信号lead并禁止滞后信号lag，以及在奇模式中禁止先导信号lead并使能滞后信号lag。

预判控制电路310还可以包括第一触发器421、第二触发器422、第三触发器423以及第四触发器424。第一至第四触发器421、422、423和424中的每一个可以与时钟信号clk同步来操作。第一触发器421可以接收第一内部信号is1。第二触发器422可以接收第一触发器421的输出。如果时钟信号clk切换，则第一触发器421可以输出第一内部信号is1的当前电平is1c，并且，且第二触发器422可以输出第一内部信号is1的先前电平is1p。第三触发器423可以接收第二内部信号is2。第四触发器424可以接收第三触发器423的输出。如果时钟信号clk切换，则第三触发器423可以输出第二内部信号is2的当前电平is2c，且第四触发器424可以输出第二内部信号is2的先前电平is2p。控制信号产生电路410还可以产生先导取反信号leadb和滞后取反信号lagb。先导取反信号leadb可以是先导信号lead的互补信号，而滞后取反信号lagb可以是滞后信号lag的互补信号。先导取反信号leadb和滞后取反信号lagb可以分别基于第一内部信号is1的先前电平is1p和当前电平is1c以及第二内部信号is2的先前电平is2p和当前电平is2c来产生。

预判控制电路310还可以包括选择逻辑电路430。选择逻辑电路430可以接收选择码sc<1:m>，并基于先导信号lead、滞后信号lag、先导取反信号leadb和滞后取反信号lagb来产生多个延迟信号lead1至leadm、leadb1至leadbm、lag1至lagm以及lagb1至lagbm。例如，在选择码sc<1:m>的值增加时，选择逻辑电路430可以增加在多个延迟信号lead1至leadm、leadb1至leadbm、lag1至lagm以及lagb1至lagbm中被使能的延迟信号的数目，以及，在选择码sc<1:m>的值减少时，选择逻辑电路430可以减少在多个延迟信号lead1至leadm、leadb1至leadbm、lag1至lagm以及lagb1至lagbm中被使能的延迟信号的数目。如下文进一步描述，通过与第一串扰补偿电路321和第二串扰补偿电路322组合，选择逻辑电路430可以产生多个延迟信号lead1至leadm、leadb1至leadbm、lag1至lagm以及lagb1至lagbm以精细地调整用于延迟第一内部信号is1和第二内部信号is2的延迟量。

图5是示出在图4中示出的控制信号发生电路410的配置的示例代表的图示。参见图5，控制信号发生电路410可以包括第一至第八同或门xnor1至xnor8、与门and、与非门nd、或非门nor以及或门or。第一同或门xnor1、第三同或门xnor3、第五同或门xnor5以及第七同或门xnor7可以接收第一内部信号is1和第二内部信号is2的当前电平is1c和is2c。第二同或门xnor2、第四同或门xnor4、第六同或门xnor6以及第八同或门xnor8可以接收第一内部信号is1和第二内部信号is2的先前电平is1p和is2p。与门and可以接收第一同或门xnor1和第二同或门xnor2的输出，并产生先导信号lead。与非门nd可以接收第三同或门xnor3和第四同或门xnor4的输出，并产生先导取反信号leadb。或非门nor可以接收第五同或门xnor5和第六同或门xnor6的输出，并产生滞后信号lag。或门or可以接收第七同或门xnor7和第八同或门xnor8的输出，并产生滞后取反信号lagb。在无耦合模式中，控制信号产生电路410可以将先导信号lead禁止为低电平，将先导取反信号leadb禁止为高电平，将滞后信号lag禁止为低电平以及将滞后取反信号lagb禁止为高电平。在偶模式中，控制信号产生电路410可以将先导信号lead使能为高电平，将先导取反信号leadb使能为低电平，将滞后信号lag禁止为低电平，以及将滞后取反信号lagb禁止为高电平。在奇模式中，控制信号产生电路410可以将先导信号lead禁止为低电平，将先导取反信号leadb禁止为高电平，将滞后信号lag使能为高电平以及将滞后取反信号lagb使能为低电平。

图6是示出在图4中示出的选择逻辑电路430的配置的示例代表的图示。参见图6，选择逻辑电路430可以包括多个与门and11、and12、and1m、and21、and22以及and2m。参见图6，图示了六个与门为例，但是实施例不限于这种方式。第一与门and11可以接收选择码sc<1:m>的第一比特位sc<1>以及先导信号lead。第二与门and12可以接收选择码sc<1:m>的第二比特位sc<2>以及先导信号lead。第三与门and1m可以接收选择码sc<1:m>的第m比特位sc<m>以及先导信号lead。第一至第三与门and11、and12以及and1m可以产生多个延迟信号lead1至leadm。当先导信号lead被使能时，随着选择码sc<1:m>的值增加，第一至第三与门and11、and12以及and1m可以增加多个延迟信号lead1至leadm中被使能的延迟信号的数目。第四与门and21可以接收选择码sc<1:m>的第一比特位sc<1>和滞后信号lag。第五与门and22可以接收选择码sc<1:m>的第二比特位sc<2>和滞后信号lag。第六与门and2m可以接收选择码sc<1:m>的第m比特位sc<m>和滞后信号lag。第四至第六与门and21、and22和and2m可以产生多个延迟信号lag1至lagm。当滞后信号lag被使能时，随着选择码sc<1:m>的值增加，第四至第六与门and21、and22和and2m可以增加多个延迟信号lag1至lagm中被使能的延迟信号的数目。参见图6，选择码逻辑电路430还可以包括接收先导取反信号leadb和选择码sc<1:m>的多个与门以及接收滞后取反信号lagb和选择码sc<1:m>的多个与门，以产生多个延迟信号leadb1至leadbm和lagb1至lagbm。

图7a至图7c示出根据各实施例的第一串扰补偿电路700a、700b和700c的配置的示例代表的图示。图7a至图7c中示出的第一串扰补偿电路700a、700b和700c中的每一个可以应用作为图3中示出的第一串扰补偿电路321。第二串扰补偿电路322可以具有与第一串扰补偿电路321的配置基本上相同的配置。参见图7a，第一串扰补偿电路700a可以包括第一缓冲器710a、pmos电容器721a、nmos电容器722a以及第二缓冲器730a。第一缓冲器710a可以缓冲第一内部信号is1。pmos电容器721a和nmos电容器722a可以耦接在第一缓冲器710a与第二缓冲器730a之间。pmos电容器721a可以在先导信号lead被禁止为低电平时导通，并延迟第一缓冲器710a的输出。nmos电容器722a可以在滞后信号lag被使能为高电平时导通，并延迟第一缓冲器710a的输出。因此，第一串扰补偿电路700a可以根据先导信号lead和滞后信号lag是否被使能来可变地延迟第一内部信号is1，并产生第一输出信号so1。

参见图7b，第一串扰补偿电路700b可以包括第一缓冲器710b、第一pmos电容器721b、第二pmos电容器723b、第一nmos电容器722b、第二nmos电容器724b和第二缓冲器730b。第一pmos电容器721b、第二pmos电容器723b、第一nmos电容器722b和第二nmos电容器724b可以耦接在第一缓冲器710b与第二缓冲器730b之间。第一pmos电容器721b可以在先导信号lead被禁止为低电平时延迟第一缓冲器710b的输出。第二pmos电容器723b可以在滞后取反信号lagb被使能为低电平时延迟第一缓冲器710b的输出。第一nmos电容器722b可以在先导取反信号leadb被禁止为高电平时延迟第一缓冲器710b的输出。第二nmos电容器724b可以在滞后信号lag被使能为高电平时延迟第一缓冲器710b的输出。因此，第一串扰补偿电路700b可以根据先导信号lead、滞后信号lag、先导取反信号leadb和滞后取反信号lagb是否被使能来可变地延迟第一内部信号is1，并产生第一输出信号so1。

参见图7c，第一串扰补偿电路700c可以包括第一缓冲器710c、第一至第四pmos电容器721c、723c、725c和727c、第一至第四nmos电容器722c、724c、726c和728c以及第二缓冲器730c。第一至第四pmos电容器721c、723c、725c和727c以及第一至第四nmos电容器722c、724c、726c和728c可以耦接在第一缓冲器710c与第二缓冲器730c之间。与在第一至第四pmos电容器721c、723c、725c和727c中的奇数pmos电容器有关的位置可以通过分别接收多个延迟信号lead1和leadm来导通。与在第一至第四pmos电容器721c、723c、725c和727c中的偶数pmos电容器有关的位置可以通过分别接收多个延迟信号lagb1和lagbm来导通。与在第一至第四nmos电容器722c、724c、726c和728c中的奇数nmos电容器有关的位置可以通过分别接收多个延迟信号leadb1和leadbm来导通。与在第一至第四nmos电容器722c、724c、726c和728c中的偶数nmos电容器有关的位置可以通过分别接收多个延迟信号lag1和lagm来导通。第一至第四pmos电容器721c、723c、725c和727c的大小可以彼此不同，且第一至第四nmos电容器722c、724c、726c和728c的大小可以彼此不同。通过包括具有不同大小的多个pmos电容器和nmos电容器，第一串扰补偿电路700c可以基于多个延迟信号lead1至leadm、leadb1至leadbm、lag1至lagm以及lagb1至lagbm来将第一内部信号is1延迟各种延迟量。结果，例如，接口电路300甚至可以自由地调整第一延迟量至第三延迟量之间的差异。

图8是根据一个实施例的用于帮助解释接口电路的操作的时序图的示例代表。下文将参考图3至图8来描述根据一个实施例的接口电路的操作。参见图8，假设第一内部信号is1和第二内部信号is2的电平如所示那样变化。在第一时段a中，由于第一内部信号is1从高电平变化到低电平且第二信号is2的电平不变，因此第一时段a可以是无耦合模式。预判控制电路310可以基于第一内部信号is1和第二内部信号is2的电平变化来禁止先导信号lead和滞后信号lag两者。第一串扰补偿电路321和第二串扰补偿电路322可以将第一内部信号is1和第二内部信号is2延迟第二延迟量，并产生第一输出信号so1和第二输出信号so2。传输驱动器331和332可以基于第一输出信号so1和第二输出信号so2而在正常时间处驱动第一信号传输线301和第二信号传输线302。

在第二时段b中，由于第一内部信号is1和第二内部信号is2两者均从低电平变化到高电平，因此第二时段b可以是偶模式。预判控制电路310可以基于第一内部信号is1和第二内部信号is2的电平变化来使能先导信号lead并禁止滞后信号lag。第一串扰补偿电路321和第二串扰补偿电路322可以将第一内部信号is1和第二内部信号is2延迟第一延迟量，并产生第一输出信号so1和第二输出信号so2。传输驱动器331和332可以基于第一输出信号so1和第二输出信号so2而早于正常时间来驱动第一信号传输线301和第二信号传输线302。在第三时段c中，由于第一内部信号is1和第二内部信号is2两者均从高电平变化到低电平，所以第三时段c可以是偶模式。另外，在第四时段d中，由于第一内部信号is1和第二内部信号is2的电平不变，所以预判控制电路310可以保持先导信号lead的使能状态以及滞后信号lag的禁止状态。

在第五时段e中，由于第一内部信号is1的电平不变，而第二内部信号is2从低电平变化到高电平，所以第五时段e可以是无耦合模式。预判控制电路310可以禁止先导信号lead和滞后信号lag两者。第一串扰补偿电路321和第二串扰补偿电路322可以延迟第二延迟量并输出第一内部信号is1和第二内部信号is2，且传输驱动器331和332可以基于第一输出信号so1和第二输出信号so2而在正常时间处驱动第一信号传输线301和第二信号传输线302。

在第六时段f中，第一内部信号is1从低电平变化到高电平，而第二内部信号is2从高电平变化到低电平。由于第一内部信号is1和第二内部信号is2变化到不同的电平，所以第六时段f可以是奇模式。预判控制电路310可以禁止先导信号lead并使能滞后信号lag。第一串扰补偿电路321和第二串扰补偿电路322可以将第一内部信号is1和第二内部信号is2延迟第三延迟量，并产生第一输出信号so1和第二输出信号so2。传输驱动器331和332可以基于第一输出信号so1和第二输出信号so2而在晚于正常时间的时间处驱动第一信号传输线301和第二信号传输线302。相似地，在第七时段g中，由于第一内部信号is1和第二内部信号is2变化到不同的电平，因此第七时段g可以是奇模式。预判控制电路310可以保持先导信号lead的禁止状态和滞后信号lag的使能状态。因此，传输驱动器331和332可以基于第一输出信号so1和第二输出信号so2而在晚于正常时间的时间处驱动第一信号传输线301和第二信号传输线302。

在第八时段h中，由于第一内部信号is1的电平不变，而第二内部信号is2从高电平变化到低电平，所以第八时段h可以是无耦合模式。预判控制电路310可以禁止先导信号lead和滞后信号lag两者。第一串扰补偿电路321和第二串扰补偿电路322可以将第一内部信号is1和第二内部信号is2延迟第二延迟量，并产生第一输出信号so1和第二输出信号so2。传输驱动器331和332可以基于第一输出信号so1和第二输出信号so2而在正常时间处驱动第一信号传输线301和第二信号传输线302。为了补偿由于信号的电平变化造成的耦合或串扰，接口电路300可以基于待通过相邻信号传输线传输的信号的电平变化来在不同时间处驱动相邻的信号传输线。结果，在接收从接口电路300传输来的第一输出信号so1和第二输出信号so2的接收器电路侧处接收到的信号的有效窗口或持续时间可以变宽。

图9是示出在信号传输线之间发生的串扰的示例代表以及用于补偿在接收器电路侧处的串扰的图示。参见图8，两个信号传输线901和902可以是相邻的信号传输线。发射器电路tx可以通过第一信号传输线901传输第一信号s1并通过第二信号传输线902传输第二信号s2。在无耦合模式中，当第一信号s1和第二信号s2中仅有第一信号s1的电平变化到高电平时，在第一信号传输线901与第二信号传输线902之间可以不发生耦合。因此，接收器电路rx可以在参考时间tn处接收第一信号s1和第二信号s2。在偶模式中，当第一信号s1和第二信号s2两者从低电平变化到高电平时，由于第一信号传输线901和第二信号传输线902的耦合现象或串扰，因此接收器电路rx可以在比参考时间tn晚的时间tb处接收第一信号s1和第二信号s2。在奇模式中，当第一信号s1从低电平变化到高电平且第二信号s2从高电平变化到低电平时，由于第一信号传输线901和第二信号传输线902的耦合现象或串扰，因此接收器电路rx可以在比参考时间tn早的时间ta处接收第一信号s1和第二信号s2。如上所述，即使发射器电路tx驱动第一信号传输线901和第二信号传输线902并同时发射第一信号s1和第二信号s2，由于由第一信号s1和第二信号s2的电平变化所诱发的第一信号传输线901和第二信号传输线902的耦合现象或串扰，接收器电路rx可以在不同时间处接收第一信号s1和第二信号s2。因此，可以减少所接收的信号s1和s2的有效窗口或持续时间，并且，在发射器电路tx与接收器电路rx之间的传输性能可能退化。

根据一实施例的接口电路可以在接收器电路rx侧接收第一信号s1和第二信号s2，并且补偿在传输第一信号s1和第二信号s2时有可能发生的串扰。在无耦合模式中，由于在第一信号s1和第二信号s2中不发生传输延迟，所以接口电路可以在正常时间t1处产生第一信号s1和第二信号s2作为内部信号。在偶模式中，考虑到第一信号s1和第二信号s2的传输被延迟，所以接口电路可以在比正常时间t1早的时间t2处产生第一信号s1和第二信号s2作为内部信号。在奇模式中，考虑到第一信号s1和第二信号s2的传输被加快，所以接口电路可以在比正常时间t1晚的时间t3处产生第一信号s1和第二信号s2作为内部信号。结果，接口电路可以通过补偿由于第一信号s1和第二信号s2的电平变化造成的串扰来产生内部信号，从而增加内部信号的有效窗口或持续时间，并改善通信性能。

图10是示出根据一实施例的接口电路1000的配置的示例代表的图示。参见图10，接口电路1000可以包括用于接收器电路的配置。接口电路1000可以感测第一输入信号si1和第二输入信号si2的电平变化，并且，通过根据感测结果来可变地延迟第一输入信号si1和第二输入信号si2，可以产生第一信号is1和第二信号is2。传输第一输入信号si1和第二输入信号si2的第一信号传输线1001和第二信号传输线1002可以彼此相邻。

接口电路1000可以基于通过第一信号传输线1001和第二信号传输线1002接收的第一输入信号si1和第二输入信号si2的电平变化来可变地延迟第一输入信号si1和第二输入信号si2。当第一输入信号si1和第二输入信号si2改变为相同电平时，接口电路1000可以将第一输入信号si1和第二输入信号si2各自延迟第一延迟量，并产生第一信号is1和第二信号is2。当第一输入信号si1和第二输入信号si2中仅有任意一者的电平改变时，接口电路1000可以将第一输入信号si1和第二输入信号si2各自延迟第二延迟量，并产生第一信号is1和第二信号is2。当第一输入信号si1和第二输入信号si2改变为不同电平时，接口电路1000可以将第一输入信号si1和第二输入信号si2各自延迟第三延迟量，并产生第一信号is1和第二信号is2。第二延迟量可以大于第一延迟量，且第三延迟量可以大于第二延迟量。接口电路1000可以在无耦合模式中将第一输入信号si1和第二输入信号si2延迟第二延迟量，并产生第一信号is1和第二信号is2。接口电路1000可以在偶模式中将第一输入信号si1和第二输入信号si2延迟比第二延迟量小的第一延迟量，并产生第一信号is1和第二信号is2，使得可以早于正常时间而产生第一信号is1和第二信号is2。接口电路1000可以在奇模式中将第一输入信号si1和第二输入信号si2延迟比第二延迟量大的第三延迟量，并产生第一信号is1和第二信号is2，使得可以晚于正常时间而产生第一信号is1和第二信号is2。

参见图10，接口电路1000可以包括第一接收缓冲器1031、第二接收缓冲器1032、预判控制电路1010、第一串扰补偿电路1021以及第二串扰补偿电路1022。第一接收缓冲器1031可以与第一信号传输线1001耦接，并接收通过第一信号传输线1001传输来的第一输入信号si1。第一接收缓冲器1031可以通过使用参考电压vref来接收第一输入信号si1。例如，参考电压vref可以具有与第一输入信号si1的摆幅宽度(swingwidth)的一半对应的电平，并且，第一接收缓冲器1031可以通过比较第一输入信号si1和参考电压vref的电平来接收第一输入信号si1。第二接收缓冲器1032可以与第二信号传输线1002耦接，并接收通过第二信号传输线1002传输来的第二输入信号si2。第二接收缓冲器1032可以通过使用参考电压vref来接收第二输入信号si2。

预判控制电路1010可以接收通过第一接收缓冲器1031和第二接收缓冲器1032接收的第一输入信号si1和第二输入信号si2。预判控制电路1010可以感测第一输入信号si1和第二输入信号si2的电平变化，并根据感测结果来产生延迟控制信号dcon。预判控制电路1010可以具有与图3和图4中示出的预判控制电路310基本相同的配置并执行基本相同的功能。预判控制电路1010还可以接收选择码sc<1:m>和时钟信号clk。选择码sc<1:m>可以基于与同接口电路1000通信的外部装置协同的训练操作来产生。预判控制电路1010可以与时钟信号clk同步来操作。第一串扰补偿电路1021和第二串扰补偿电路1022可以基于延迟控制信号dcon来可变地延迟第一输入信号si1和第二输入信号si2，并产生第一信号is1和第二信号is2。第一串扰补偿电路1021和第二串扰补偿电路1022可以具有与图3和图7a至图7c中示出的第一串扰补偿电路321、700a、700b和700c基本相同的配置并执行基本相同的功能。

参见图10，接口电路1000还可以包括锁存电路1041和1042。锁存电路1041和1042可以基于锁存控制信号来锁存第一串扰补偿电路1021和第二串扰补偿电路1022的输出，并产生第一信号is1和第二信号is2。当第一输入信号si1和第二输入信号si2以及第一信号is1和第二信号is2是数据时，锁存控制信号可以是数据选通信号dqs。接口电路1000还可以包括驱动器1051和1052。驱动器1051和1052可以重复第一接收缓冲器1031和第二接收缓冲器1032的输出。驱动器1051和1052可以耦接在第一接收缓冲器1031和第二接收缓冲器1032与第一串扰补偿电路1021和第二串扰补偿电路1022之间。接口电路1000可以根据第一输入信号si1和第二输入信号si2的电平变化来可变地延迟第一输入信号si1和第二输入信号si2，并补偿在通过第一信号传输线901和第二信号传输线902传输第一输入信号si1和第二输入信号si2时发生的串扰。结果，第一信号is1和第二信号is2可以具有宽的有效窗口或持续时间。

尽管上文已经描述了各实施例，但是，本领域技术人员将理解，所述实施例仅为示例。因此，本文描述的能够补偿串扰的接口电路以及包括该接口电路的半导体装置和系统不应基于所述实施例而受到限制。