存储电路及其写入方法与流程

本发明的实施例总体涉及半导体领域，更具体地，涉及存储电路及其写入方法。

背景技术：

半导体集成电路(ic)工业制造出各种各样的数字器件来解决多个不同领域的问题。这些数字器件中的一些被电性配置为用于存储数据的静态随机存取存储器(sram)单元。在写操作的一些应用中，设置数据线以承载对应于第一逻辑值的电压电平。然后数据线通过传输门器件连接至sram单元。当传输门器件将sram单元的数据节点拉至第一逻辑值时，sram单元的拉动器件还将该数据节点拉至对应于第二逻辑值的电压电平。在一些实施例中，由于在ic已经变得更小、更复杂，电路设计者面临更高的sram密度与各种拉动器件之间的拉动能力的适当平衡的折衷。然而，电路设计者考虑的拉动能力的平衡受制造工艺变化的影响。

技术实现要素：

根据本发明的一个方面，提供了一种存储电路，包括：第一存储单元列，沿第一方向布置，所述第一存储单元列的每一个存储单元均包括电源电压线段；第一电源电压线，在所述存储电路的第一导电层中沿所述第一方向延伸，所述第一电源电压线至少由所述第一存储单元列的所述电源电压线段组成；第二电源电压线；第一电阻器件，将所述第一电源电压线和所述第二电源电压线电连接；以及电压源，通过一条或多条导电路径与所述第一电源电压线电连接，并且所述第二电源电压线和所述第一电阻器件在所述一条或多条导电路径的最小电阻路径中。

根据本发明的另一方面，提供了一种存储电路，包括：第一存储单元列，沿第一方向布置，所述第一存储单元列的每一个存储单元均包括电源电压线段；第一电源电压线，在所述存储电路的第一导电层中沿所述第一方向延伸，所述第一电源电压线至少由所述第一存储单元列的所述电源电压线段组成；第二电源电压线，在所述存储电路的第二导电层中沿第二方向延伸，所述第二方向不同于所述第一方向；以及第一电阻器件，在所述存储电路的通孔层中，并且电连接所述第一电源电压线和所述第二电源电压线，所述第二电源电压线通过一条或多条导电路径与所述第一电源电压线电连接，所述第一电阻器件在所述一条或多条导电路径的最小电阻路径中，所述第一电阻器件的电阻值大于在所述存储电路的所述通孔层的通孔插塞的电阻值。

根据本发明的又一方面，提供了一种存储单元的写入方法，包括：使所述存储单元的拉动器件响应于所述存储单元的第二数据节点处的电压电平，将所述存储单元的第一数据节点处的电压电平拉至第一电源电压电平；使存储单元的传输门响应于字线信号，将所述存储单元的所述第一数据节点处的电压电平拉至第二电源电压电平，所述第二电源电压电平与所述第一电源电压电平不同；以及通过电阻器件限制所述拉动器件的驱动能力，所述电阻器件电连接在所述拉动器件和电压源之间，所述电压源被配置为提供第一电源电压，所述第一电源电压具有第一电源电压电平。

附图说明

在阅读附图时，本发明的各个方面可从下列详细描述获得最深入理解。应当注意，根据工业中的标准实践，各个部件并非按比例绘制。事实上，为了清楚讨论，各个部件的尺寸可以任意增大或减小。

图1是根据一些实施例的静态随机存取存储器(sram)的示意性电路图。

图2是根据一些实施例的存储电路的包括一列sram存储单元的部分的示意性电路图。

图3a和3b是根据一些实施例的对应于图2中存储电路的各种存储电路的电源线的顶视图。

图4是根据一些实施例的另一存储电路的包括一列sram存储单元的部分的示意性电路图。

图5a和5b是根据一些实施例的对应于图4中存储电路的各种存储电路的电源线的顶视图。

图6是根据一些实施例的存储电路的包括一列sram存储单元的部分与读/写电路的部分的示意性电路图。

图7是根据一些实施例的对应于图6中存储电路的存储电路的电源线的顶视图。

图8是根据一些实施例的另一存储电路的包括一列sram存储单元的部分与读/写电路的部分的示意性电路图。

图9是根据一些实施例的对应于图8中存储电路的存储电路的电源线的顶视图。

图10是根据一些实施例的写入存储单元的方法的流程图。

具体实施方式

以下公开内容提供了许多不同实施例或实例，用于实现本发明的不同特征。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中第一部件在第二部件上方或者在第二部件上的形成可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明在各实例中可重复参考标号和/或字符。这种重复仅是为了简明和清楚，其自身并不表示所论述的各个实施例和/或配置之间的关系。

此外，为了便于描述，在此可使用诸如“在...之下”、“在...下面”、“下面的”、“在...上面”、以及“上面的”以及诸如此类的空间关系术语，以描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。空间相对术语旨在包括除了附图中所示的方位之外，在使用中或操作中的器件的不同方位。装置可以其他方式定向(旋转90度或在其他方位上)，本文使用的空间相对描述符可同样地作相应解释。

根据一些实施例，电阻器件设置在存储单元的电源电压线和电压源之间。电压源被配置成提供具有供给电压电平的电源电压。电阻器件可用于限制存储单元的拉动器件的驱动能力，该拉动器件被设置为将存储单元的数据节点拉到供给电压电平。在一些实施例中，拉动器件的减小的驱动能力有助于降低足以使得存储单元正常工作的电源电压的最小操作电压电平。

图1是根据一些实施例的静态随机存取存储器(sram)单元100的示意性电路图。在一些实施例中，多个存储单元100布置为成行成列的存储阵列。在图1的存储单元100基础上结合图2至图10，示出了关于将电阻器件结合至存储电路的多个实施例。

sram单元100包括两个p型金属氧化物半导体(pmos)晶体管p1和p2，以及四个n型金属氧化物半导体(nmos)晶体管n1、n2、n3和n4。晶体管p1、p2、n1和n2形成交叉锁存或交叉连接的反相器。晶体管p1和n1形成第一反相器112，并且晶体管p2和n2形成第二反相器114。晶体管p1和n1的漏极连接在一起并且形成节点nd。晶体管p2和n2的漏极连接在一起并且形成节点ndb。晶体管p1和n1的栅极连接在一起并且连接至晶体管p2和n2的漏极。晶体管p2和n2的栅极连接在一起并且连接至晶体管p1和n1的漏极。

晶体管p1和p2的源极连接至第一电源电压节点120。晶体管p1和p2被配置为将在节点nd或ndb上的电压电平拉向第一电源电平节点120的电压电平的拉动器件。晶体管n1和n2的源极连接至第二电源电压节点130。晶体管n1和n2被配置为将节点nd或ndb上的电压电平拉向第二电源电平节点130的电压电平的拉动器件。在一些实施例中，第一电源电压节点120被配置为接收具有第一电源电压电平的第一电源电压。在一些实施例中，第一电源电压电平也被称为vdd或vcc。在一些实施例中，第一电源电压电平对应于逻辑高值。在一些实施例中，第二电源电压节点130被配置为接收具有第二电源电压电平的第二电源电压。在一些实施例中，第二电源电压电平也被称为vss或gnd。在一些实施例中，第二电源电压电平低于第一电源电压电平并且对应于逻辑低值。

晶体管n3和晶体管n4也称为传输门器件。晶体管n3和n4的漏极分别连接至一对位线：bl和blb。晶体管n3和n4的源极分别连接至节点nd和ndb。在一些实施例中，位线bl和blb连接至一列sram单元的所有晶体管(对应于sram单元100中的晶体管n3和n4)的漏极。位线bl和blb的每一个也称为数据线，因为位线bl和blb承载的电压电平对应于从节点nd和ndb读出或写入的数据。

字线wl与晶体管n3和n4的栅极连接。在一些实施例中，字线wl与一行sram单元中的所有晶体管(对应于sram单元100中的晶体管n3和n4)的栅极连接。字线wl也被称为控制线，因为字线wl上的信号控制晶体管n3和n4的导通或截止状态。

在一些实施例中，在sram单元100的读操作中，位线bl和blb被预充电至第一电压电平vdd或vcc。然后，激活字线wl以导通晶体管n3和n4。在晶体管n3和n4导通之后，晶体管n1和n2的一个基于节点nd或ndb的电压电平开始将位线bl和blb中相应的位线拉至第二电源电压电平vss或gnd。

在一些实施例中，在sram单元100的写操作中，将对应于要写至存储单元100的数据的电压电平施加至位线bl和blb。然后激活字线wl以导通晶体管n3和n4。在晶体管n3和n4导通之后，晶体管n3和晶体管n4中的一个充当拉动器件，以基于位线bl或blb的电压电平将节点nd和ndb中相应的节点拉向第二电源电压电平vss或gnd。

在一些实施例中，晶体管n3和晶体管n4可用pmos晶体管p3和p4替换(图1中未示出)。在一些实施例中，位线bl和blb在读操作中被预充电至第二电源电压电平vss或gnd。在一些实施例中，晶体管p3和晶体管p4中的一个充当拉动器件，以在写操作中将节点nd和ndb中相应的节点拉向第一电源电压电平vdd或vcc。

图2是根据一些实施例的存储电路200中包括一列的存储单元210[1]、210[2]和210[n]的一部分的示意性电路图。n是等于或大于1的正整数。在一些实施例中，n介于4至512的范围之间。存储单元210[1]、210[2]和210[n]中每一个存储单元均具有类似于sram单元100的结构，因而省略了其详细的说明。

存储单元210[1]、210[2]和210[n]包括相应的第一电源电压节点120[1]、120[2]和120[n]。第一电源电压节点120[1]、120[2]和120[n]由导电路径220电连接起来，其中，电源电压节点120[1]与导电路径220的第一端222连接，电源电压节点120[n]与导电路径220的第二端224连接。

存储电路200还包括电压源230、第一电阻器件242和第二电阻器件244。电压源230被配置提供具有电源电压电平vdd/vcc的电源电压。电压源230通过第一电阻器件242与导电路径220的第一端222连接，并且通过第二电阻器件244与导电路径220的第二端224连接。电压源230通过一个或多个导电路径与电源电压节点120[1]、120[2]和120[n]电连接，并且第一电阻器件242或第二电阻器244在一个或多个导电路径的最小电阻路径中。

在一些实施例中，电阻器件242和244增加了存储单元210[1]、210[2]或210[n]的晶体管p1或晶体管p2的有效导通电阻，其中，基于对应字线wl上的信号来选择存储单元210[1]、210[2]或210[n]。因此，所选择的存储单元210[1]、210[2]或210[n]的晶体管p1或晶体管p2的驱动能力受电阻器件242和244的限制。随着晶体管p1或晶体管p2的驱动能力的减小，电压源230的在预定频率限制下足以使存储电路200正常读和写的最小电压电平(也被称为“vccmin”)也减小。

在一些实施例中，第一电阻器件242或第二电阻器件244的电阻值在1.0kω至10.0kω范围之间。在一些实施例中，如果第一电阻器件242或第二电阻器件244的电阻值低于1.0kω，则性能的改进没有大于(overweigh)增加的制造复杂性。在一些实施例中，如果第一电阻器件242或第二电阻器件244的电阻值比10.0kω大，则在性能上的改进没有大于电阻器件242和244所占的增大的面积。在一些实施例中，第一电阻器件242或第二电阻器件244由具有比用于形成导电路径220的材料更大的电阻率的材料制成。例如，在一些实施例中，导电路径220包括铜、铝或其他合适的材料，第一电阻器件242或第二电阻器件244包括钨、钴、多晶硅、掺杂半导体材料或其它合适的材料。在一些实施例中，设置第一电阻器件242或第二电阻器件244的电阻值以避免使vccmin值低于存储电路200的保持电压电平。

在一些实施例中，当存储单元210[1]、210[2]和210[n]的传输门是pmos晶体管时，电阻器件242或244设置在存储单元210[1]、210[2]和210[n]的相应电源节点130(未标记)与具有电压电平vss或gnd的电源电压之间。

图3a是根据一些实施例的对应于图2中的存储电路200的存储电路300a的电源线的顶视图。图3a描述了图2中存储电路200的示例性实现方式。

存储电路300a包括具有m列col[1]、col[2]和col[m]和n行row[1]、row[2]和row[n]的存储单元mc的存储单元阵列。存储单元mc的每个存储单元均具有与sram单元100相似的结构，因此其详细描述没有在图3a中示出。在一些实施例中，m和n是正整数并且等于或大于1。在一些实施例中，m介于4至256的范围之间。在一些实施例中，n介于4至512的范围之间。

存储电路300a还包括电源电压线310[1]，310[2]和310[m]，电源电压线320[1]，320[2]，320[n]，332和334，以及各种通孔插塞v1和vr。电源电压线310[1]，310[2]和310[m]在存储电路300a的第一导电层中沿y方向延伸。电源电压线320[1]，320[2]，320[n]，322和324在存储电路300a的第二导电层中沿x方向延伸。通孔插塞v1和vr在存储电路300a的通孔层中。在一些实施例中，通孔层在第一导电层上方，并且第二导电层在通孔层上方。存储电路300a的其他细节在图3a中未示出。

电源电压线310[1]，310[2]和310[m]以及电源电压线320[1]，320[2]，320[n]通过各个通孔插塞v1电连接，以形成电源网。电源电压线310[1]，310[2]和310[m]和电源线332由邻近于存储单元阵列的一端342的第一组通孔插塞vr(vr[1]，vr[2]和vr[m])电连接。电源电压线310[1]，310[2]和310[m]和电源线334由邻近于存储单元阵列的另一端344的第二组通孔插塞vr(vr[m+1]，vr[m+2]和vr[2m])电连接。

通孔插塞vr的电阻值大于通孔插塞v1的电阻值。在一些实施例中，通孔插塞vr由比用于形成通孔插塞v1的材料的电阻率更大的材料制成。在一些实施例中，通孔插塞v1包括铜、铝或其它合适的材料。在一些实施例中，通孔插塞vr包括钨、钴或其它合适的材料。在一些实施例中，所有通孔插塞vr具有相同的材料。在一些实施例中，不同的通孔插塞vr具有不同的材料。

列col[1]的存储单元mc沿y方向布置。列col[1]的存储单元mc对应于图2中的sram单元210[1]，210[2]和210[n]。列col[1]的每个存储单元mc具有相应的电源电压线段310[1][1]，310[1][2]或310[1][n]。电源电压线段310[1][1]，310[1][2]和310[1][n]中的每一个对应于存储单元210[1]，210[2]或210[n]的相应的第一电源电压节点120[1]，120[2]或120[n]。电源电压线310[1]由至少电源电压线段310[1][1]，310[1][2]或310[1][n]组成。通孔插塞vr[1]用作对应于电阻器件242的电阻器件。通孔插塞vr[m+1]用作对应于电阻器件244的电阻器件。

列col[2]和列col[m]的每一列具有与列col[1]如上所示结构相似的结构。列col[2]的存储单元mc具有相应的电源电压线段，并且电源电压线310[2]包括列col[2]的这些电源电压线段。通孔插塞vr[2]用作对应于列col[2]的电阻器件242的电阻器件。通孔插塞vr[m+2]用作对应于列col[2]的电阻器件244的电阻器件。列col[m]的存储单元mc具有相应的电源电压线段，并且电源电压线310[m]包括列col[2]的这些电源电压线段。通孔插塞vr[m]用作对应于列col[m]的电阻器件242的电阻器件。通孔插塞vr[2m]用作对应于列col[m]的电阻器件244的电阻器件。

图3b是根据一些实施例的对应于图2中的存储电路200的存储电路300b的电源线的顶视图。图3b描述了图2中的存储电路200的另一示例性实现方式。图3b中与图3a相同或类似的组件具有相同的参考标号，因此省略其详细描述。

与存储电路300a相比，存储电路300b不具有对应于电源电压线310[1]，310[2]和310[m]的电源电压线，以及相应的通孔插塞v1。在一些实施例中，在存储电路中，并非所有的电源电压线310[1]，310[2]和310[m]都被省略。

图4是根据一些实施例的另一存储电路400的包括一列sram存储单元的部分的示意性电路图。图4中与图2相同或类似的组件具有相同的参考标号，因此省略其详细描述。

与存储电路200相比，存储电路400不具有连接导电路径220的第一端222和电压源230的电阻器件242。

图5a是根据一些实施例的对应于图4中的存储电路400的存储电路500a的电源线的顶视图。图5a描述了图4中存储电路400的示例性实现方式。图5a中与图3a相同或类似的组件具有相同的参考标号，因此省略其详细描述。

与存储电路300a相比，存储电路300b不具有对应于电源电压线332的电源电压线，以及相应的通孔插塞v1，vr[2]和vr[m]。

图5b是根据一些实施例的对应于图4中的存储电路400的存储电路500b的电源线的顶视图。图5b描述了图4中存储电路400的另一示例性实现方式。图5b中与图5a相同或类似的组件具有相同的参考标号，因此省略其详细描述。

与存储电路500a相比，存储电路300b不具有对应于电源电压线310[1]，310[2]和310[m]的电源电压线310。在一些实施例中，在存储电路中，并非所有的电源电压线310[1]，310[2]和310[m]都被省略。

图6是根据一些实施例的存储单元600的部分的示意性电路图，该部分包括sram存储单元列和部分读/写电路620。存储电路600也包括电压源630。电压源630被配置提供具有电源电压电平vdd/vcc的电源电压。

存储单元列610包括存储单元612[1]和612[n]。n是等于或大于1的正整数。在一些实施例中，n介于4至512的范围之间。存储单元612[1]和612[n]的每一个存储单元均具有类似于sram单元100的结构，因而省略了其详细的说明。存储单元612[1]和612[n]包括对应于图1的第一电源电压节点120的电源电压节点614[1]和614[n]。存储单元列610还包括电连接电源电压节点614[1]和614[n]的导电路径614。此外，存储单元列610包括对应于图1的位线bl和blb的位线bl和blb。

读/写电路620与位线bl和blb电连接。另外，读/写电路620通过电阻器件642与导电路径616电连接，并且通过导电路径624与电压源630电连接。电阻器件642通过读/写电路620内的导电路径626与导电路径624电连接。在一些实施例中，电压源630通过一个或多个导电路径与电源电压节点614[1]和614[n]电连接，并且电阻器件642在该一个或多个导电路径的最小电阻路径中。

在一些实施例中，以与图2中的电阻器件242或244的操作类似的方式，电阻器件642增大了存储单元614[1]或614[n]的晶体管p1或晶体管p2的有效导通电阻，其中，基于对应字线wl上的信号来选择存储单元614[1]或614[n]。因此，所选择的存储单元614[1]或614[n]的晶体管p1或晶体管p2的驱动能力受电阻器件642的限制。随着晶体管p1或晶体管p2的有效驱动能力的减小，电压源630的在预定频率限制下足以使存储电路200正常读和写的最小电压电平(也被称为“vccmin”)也减小。

在一些实施例中，电阻器件642具有在1.0kω至10.0kω范围之间的电阻值。在一些实施例中，如果电阻器件642的电阻值低于1.0kω，则性能上的改进不会大于增大的制造复杂性。在一些实施例中，如果电阻器件642的电阻值大于10.0kω，则性能上的改进不会大于电阻器件642所占的增大的区域。在一些实施例中，电阻器件642由具有比用于形成导电路径616或624的材料更大的电阻率的材料制成。在一些实施例中，电阻器件642是形成在存储电路600的通孔层中的导线。在一些实施例中，电阻器件642由包括钨或钴的材料制成。在一些实施例中，电阻器件642是阱电阻器(wellresistor)或多晶硅电阻器。在一些实施例中，设置电阻器件642的电阻值以避免使vccmin值低于存储电路600的保持电压电平。

图7是根据一些实施例的对应于图6中的存储电路600的存储电路700的电源线的顶视图。图7描述了图6中的存储电路600的另一示例性实现方式。

存储电路700具有与图3a中描述的存储电路300a的部分类似的存储阵列710。图7中与图3a相同或类似的组件具有相同的参考标号，因此省略其详细描述。与图3a所描述的存储电路300a相比，存储阵列710的电源电压线310[1]，310[2]和310[m]和导线320[1]，320[2]，320[n]，332和334通过各个通孔插塞v1电连接，以形成用于存储阵列710的存储单元mc的电源网。关于导线320[1]，320[2]，320[n]，322和324的数量、电源电压线310[1]，310[2]，和320[m]的数量和/或通孔插塞v1的类型的其他变型都在所考虑的实施例内。

存储电路700还包括读/写电路720和穿过对应存储单元mc的列和读/写电路720的位线bl[1]、blb[1]、bl[2]、blb[2]、bl[n]和blb[n]。读/写电路720包括导线722[1]，722[2]和722[m]。在一些实施例中，导线722[1]，722[2]和722[m]以及电源电压线310[1]，310[2]和310[m]在存储电路700的同一导电层中。导线320[1]通过延长的通孔结构730[1]与导线722[1]电连接；导线320[2]通过延长的通孔结构730[2]与导线722[2]电连接；并且导线320[m]通过延长的通孔结构730[m]与导线722[m]电连接。在一些实施例中，延长的通孔结构730[1]，730[2]和730[m]的长度比同一通孔层中的通孔插塞的长度长。在一些实施例中，延长的通孔结构730[1]，730[2]和730[m]的沿着列方向可测量的长度在50nm至150nm的范围之间。

在一些实施例中，延长的通孔结构730[1]，730[2]和730[m]以及通孔插塞v1位于存储电路700的同一通孔层内。在一些实施例中，延长的通孔结构730[1]，730[2]和730[m]以及通孔插塞v1位于存储电路700的不同通孔层内。例如，在一些实施例中，延长的通孔结构730[1]，730[2]和730[m]在导电层正下方的通孔层中，导线722[1]，722[2]和722[m]和电源电压线310[1]，310[2]和310[m]设置在该导电层中。

延长的通孔结构730[1]，730[2]或730[m]具有的电阻值大于通孔插塞v1的电阻值。在一些实施例中，延长的通孔结构730[1]，730[2]和730[m]由具有比用于形成通孔插塞v1的材料更大电阻率的材料制成。在一些实施例中，通孔插塞v1包括铜、铝或其它合适的材料。在一些实施例中，延长的通孔结构730[1]，730[2]和730[m]包括钨、钴或其它合适的材料。在一些实施例中，全部延长的通孔结构730[1]，730[2]和730[m]具有相同的材料。在一些实施例中，不同的延长的通孔结构730[1]，730[2]和730[m]具有不同的材料。

图8是根据一些实施例的另一存储单元800的包括sram存储单元列610和部分读/写电路的部分的示意性电路图。图8中与图6相同或类似的组件具有相同的参考标号，因此省略其详细描述。

与存储电路600相比，电阻器件642通过晶体管器件810来实现，以将导电路径626和电压源630与导电路径616电连接。晶体管器件810是p型晶体管，具有与导电路径616连接的第一源极/漏极端，以及与导电路径626连接的第二源极/漏极端。晶体管器件810具有栅极端，该栅极端被配置为在存储电路800的操作期间接收足以导通晶体管器件810的电压电平。在一些实施例中，调节晶体管器件810的沟道宽度、沟道长度和掺杂浓度，以设置晶体管器件810的导通电阻在图6的电阻器件642的电阻值范围内。

作为一个实例，晶体管器件810通过p型晶体管来实现。在一些实施例中，晶体管器件810通过n型晶体管来实现，该n型晶体管具有以类似于结合p型晶体管的实例所示的方式而决定的导通电阻。

图9是根据一些实施例的对应于图8中的存储电路800的存储电路900的电源线的顶视图。图9描述了图8中的存储电路800的示例性实现方式。图9中与图7相同或类似的组件具有相同的参考标号，因此省略其详细描述。

与存储电路700相比，存储电路900不具有延长的通孔结构730[1]，730[2]和730[m]。相反，延长的通孔结构730[1]，730[2]和730[m]被晶体管器件910[1]，910[2]和910[m]替代。晶体管器件910[1]，910[2]和910[m]对应于图8中的晶体管器件810并且通过各个通孔插塞v1或其他互连结构与电源电压线310[1]，310[2]和310[m]和导线722[1]，722[2]电连接。

与存储电路700相比，使用晶体管器件910[1]，910[2]和910[m]实现存储电路900中的电阻器件642不需要两种或更多种不同类型的通孔插塞(例如，通孔插塞v1和vr或延长的通孔结构)形成在通孔层中，其中，延长的通孔结构730[1]，730[2]和730[m]形成在通孔层中。然而，在一些实施例中，与存储电路700相比，具有晶体管器件910[1]，910[2]和910[m]增加了存储电路900所占用的总面积。

图10是根据一些实施例的写入存储单元的方法1000的流程图。在一些实施例中，方法1000可用于对图2、图4、图6或图8中存储电路的存储单元执行写操作。应该理解，可以图10描述的方法1000之前、期间和/或之后执行附加操作，因此本文仅简要描述其他一些工艺。

结合图1的存储单元100示出方法1000，假设节点nd最初存储由第一电源电压电平vdd/vcc表示的逻辑值(例如，逻辑高值)；节点ndb因而存储由第二电源电压电平vss/gnd表示的逻辑值(例如，逻辑低值)。在用来说明方法1000的实例中，逻辑低值将被写入到节点nd而逻辑高值将被写入到节点ndb。存储的逻辑值和将被写入的逻辑值的其他组合都在不同的实施例中。

方法1000开始于操作1010，其中，响应于存储单元的第二数据节点(例如，节点ndb)上的电压电平，使得存储单元的拉动器件(例如在存储单元100中的晶体管p1)将存储单元在第一数据节点(例如，节点nd)上的电压电平拉向第一电源电压电平vdd/vcc。同时，响应于在第一数据节点nd上的电压电平，节点ndb的电压电平也由拉动器件(例如在存储单元100中的晶体管n2)拉向第二电源电压电平vss/gnd。

工艺进行到操作1020，其中，位线bl拉向第二电源电压电平vss/gnd，位线blb拉向第一电源电压电平vdd/vcc。因此，位线bl和blb具有代表将要写入至节点nd和节点ndb的逻辑值的电压电平。响应于字线wl上的字线信号，诸如晶体管n3和n4的传输门器件导通以将位线bl与节点nd电连接，将位线blb与节点ndb电连接。从而，响应于字线wl上的字线信号，晶体管n3将存储单元100的第一数据节点nd上的电压电平拉向第二电源电压电平vss/gnd。

工艺进行到操作1030，其中，诸如晶体管p1的拉动器件的驱动能力受电阻器件(诸如，图2中的电阻器件242或244、图4中的电阻器件244、图6中的电阻器件642或图8中的晶体管器件810)的限制。电阻器件(242、244、642或810)电连接在拉动器件p1与电压源之间，该电压源被配置为提供具有第一电源电压电平vdd/vcc的第一电源电压。

各种晶体管的沟道类型和电源电压电平用作实例。在一些实施例中，晶体管n3和n4被p型晶体管替换，并且电阻器件被重新定位在晶体管n1/n2与电源电压节点130之间，以限制晶体管n1或n2的驱动能力。

根据一个实施例，一种存储电路，包括：第一存储单元列，沿第一方向布置；第一电源电压线，在所述存储电路的第一导电层中沿所述第一方向延伸；第二电源电压线；第一电阻器件，将所述第一电源电压线和所述第二电源电压线电连接。所述第一存储单元列的存储单元的每一个包括电源电压线段。所述第一电源电压线至少由所述第一存储单元列的所述电源电压线段组成。电压源，通过一条或多条导电路径与第一电源电压线电连接，并且所述第二电源电压线和所述第一电阻器件在所述一条或多条导电路径的最小电阻路径中。

在一些实施例中，所述第一电阻器件具有包括钨或钴的材料。

在一些实施例中，所述第二电源电压线在所述存储电路的第二导电层中沿第二方向延伸，所述第二方向不同于所述第一方向。

在一些实施例中，所述第一存储单元列具有第一端和第二端；所述第二电源电压线被设置为比所述第二端更邻近于所述第一端；以及所述第一电阻器件被设置为比所述第二端更邻近于所述第一端。

在一些实施例中，所述存器电路还包括：第三电源电压线，在所述存储电路的所述第二导电层中沿所述第二方向延伸，所述第三电源电压线被设置为比所述第一端更加邻近于所述第二端；以及第二电阻器件，电连接所述第一电源电压线和所述第三电源电压线，所述第二电阻器件被设置为比所述第一端更加邻近于所述第二端。

在一些实施例中，所述第二电阻器件具有与所述第一电阻器件的材料相同的材料。

在一些实施例中，所述第一电阻器件包括在所述存储电路的所述第一导电层与所述存储电路的所述第二导电层之间的通孔插塞。

在一些实施例中，存储电路还包括：第二存储单元列，沿所述第一方向布置，所述第二存储单元列的每一个存储单元均包括电源电压线段；第四电源电压线，在所述存储电路的所述第一导电层中沿所述第一方向延伸，所述第四电源电压线至少由所述第二存储单元列的所述电源电压线段组成；第三电阻器件，电连接所述第四电源电压线和所述第二电源电压线。

在一些实施例中，所述第二电源电压线在所述存储电路的所述第一导电层中沿所述第一方向延伸；以及所述第一电阻器件在所述存储电路的邻近于所述第一导电层的通孔层中。

在一些实施例中，所述第二电源电压线在所述存储电路的所述第一导电层中沿所述第一方向延伸；以及所述第一电阻器件是被配置为导通的晶体管。

根据另一实施例，一种存储电路，包括：存储单元列，沿第一方向布置；第一电源电压线，在所述存储电路的第一导电层中沿所述第一方向延伸；第二电源电压线；在所述存储电路的第二导电层中沿第二方向延伸，所述第二方向不同于所述第一方向；第一电阻器件，在所述存储电路的通孔层中。所述第一存储单元列的存储单元的每一个包括电源电压线段。所述第一电源电压线至少由所述第一存储单元列的所述电源电压线段组成。第一电阻器件，电连接所述第一电源电压线和所述第二电源电压线；以及所述第二电源电压线通过一条或多条导电路径与所述第一电源电压线电连接，所述第一电阻器件在所述一条或多条导电路径的最小电阻路径中。所述第一电阻器件的电阻值大于在所述存储电路的所述通孔层的通孔插塞。

在一些实施例中，所述第一电阻器件具有包括钨或钴的材料。

在一些实施例中，所述第一存储单元列具有第一端和第二端；所述第二电源电压线被设置为比所述第二端更邻近于所述第一端；所述第一电阻器件被设置为比所述第二端更邻近于所述第一端；以及所述存储电路还包括：第三电源电压线，在所述存储电路的所述第二导电层中沿所述第二方向延伸，所述第三电源电压线被设置为比所述第一端更加邻近于所述第二端；和第二电阻器件，电连接所述第一电源电压线和所述第三电源电压线，所述第二电阻器件被设置为比所述第一端更加邻近于所述第二端。

在一些实施例中，该存储电路还包括：第二存储单元列，沿所述第一方向布置，所述第二存储单元列的每一个存储单元均包括电源电压线段；第四电源电压线，在所述存储电路的所述第一导电层中沿所述第一方向延伸，所述第四电源电压线至少由所述第二存储单元列的所述电源电压线段组成；第三电阻器件，在所述存储电路的所述通孔层中，并且电连接所述第四电源电压线和所述第二电源电压线。

在一些实施例中，所述存储电路的所述第二导电层没有在所述第二电源电压线和所述第四电源电压线之间的另一电源电压线，所述第四电源电压线也与所述第一电源电压线电连接。

在一些实施例中，该存储电路还包括：电压源，通过所述第二电源电压线和所述第一电阻器件与所述第一电源电压线电连接。

在一些实施例中，所述第一电阻器件具有包括钨或钴的材料。

根据另一实施例，使存储单元的拉动器件响应于所述存储单元的第二数据节点处的电压电平，将所述存储单元的第一数据节点处的电压电平拉至所述第一电源电压电平。使存储单元的传输门响应于字线信号，将所述存储单元的所述第一数据节点处的电压电平拉至所述第二电源电压电平。所述第二电源电压电平与所述第一电源电压电平不同。通过电阻器件限制所述拉动器件的驱动能力。所述电阻器件电连接在所述拉动器件和所述电压源之间，所述电压源被配置为提供第一电源电压，所述第一电源电压具有第一电源电压电平。

在一些实施例中，所述传输门是n型晶体管；所述拉动器件是p型晶体管；以及所述第一电源电压电平大于所述第二电源电压电平。

在一些实施例中，所述传输门是p型晶体管；所述拉动器件是n型晶体管；以及所述第二电源电压电平大于所述第一电源电压电平。

上述内容概括了几个实施例的特征使得本领域技术人员可更好地理解本公开的各个方面。本领域技术人员应该理解，他们可以很容易地使用本发明作为基础来设计或更改其他用于达到与本文所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域技术人员也应该意识到，这些等效结构并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。