用于采用P型场效应晶体管(PFET)读取端口的存储器位胞元的读取辅助电路以及相关存储器系统和方法与流程

优先权申请

本申请案主张于2015年2月23日申请且标题是“用于采用p型场效应晶体管(pfet)读取端口的存储器位胞元的读取辅助电路以及相关存储器系统和方法(read-assistcircuitsformemorybitcellsemployingap-typefield-effecttransistor(pfet)readport(s),andrelatedmemorysystemsandmethods)”的第62/119,756号美国临时专利申请案的优先权，所述申请案以全文引用的方式并入本文中。

本申请案还主张于2015年9月23日申请且标题是“用于采用p型场效应晶体管(pfet)读取端口的存储器位胞元的读取辅助电路以及相关存储器系统和方法(read-assistcircuitsformemorybitcellsemployingap-typefield-effecttransistor(pfet)readport(s),andrelatedmemorysystemsandmethods)”的第14/862,712号美国专利申请案的优先权，所述申请案以全文引用的方式并入本文中。

本发明的技术大体上涉及采用用于读取并写入数据的可寻址静态存储器位胞元的存储器系统，且更确切地说，涉及用于在从位胞元读取时缓解读取扰乱条件的读取辅助电路。

背景技术：

电源电压(即，vdd)调节是所有市场细分内(范围从片上系统(soc)中的小型嵌入核心到大型多核心服务器)用于最大化处理器能效的有效技术。当减少基于处理器的系统中的电源电压以节约电力时，对参数变化的电路延迟灵敏度放大，从而最终导致电路故障。这些电路故障限制基于处理器的系统的最小工作电源电压和最大能效。在当前基于处理器的系统设计中，静态随机存取存储器(sram)高速缓存和/或寄存器堆会限制最小工作电源电压。sram高速缓存和寄存器堆位胞元采用接近最小大小的晶体管来最大化容量。由于不相关参数变化(例如，随机掺杂剂波动、线边缘粗糙度)与晶体管栅极面积的平方根成反比，因此对于存储器位胞元读取、写入并保持数据的最小工作电压来说存在广泛差异。

在这点上，图1是采用存储器位胞元102(0)(0)到102(m)(n)(位胞元102(0)(0)到102(m)(n))以将数据存储于数据阵列104中的示范性sram系统100的示意图。数据阵列104经组织为具有支持“n+1”位宽数据字的位胞元102的‘m+1’个位胞元列和‘n+1’个位胞元行。将位线驱动器112(0)到112(n)提供给每一位胞元列0到n以驱动用于读取和写入操作的选定的位线114(0)到114(n)和互补位线(位线b)114'(0)到114'(n)。将字线驱动器108(0)到108(m)提供给数据阵列104中的每一位胞元行0到m，以基于从指示待选定的位胞元行0到m的存储器地址解码的指数(0)到指数(m)来控制对给定位胞元行0到m中的所寻址的位胞元102()(0)到102()(n)的存取。时钟信号(clk)110控制断言已激活字线106(0)到106(m)存取选定的位胞元行0到m中的一行位胞元102()(0)到102()(n)的定时。选定的位胞元行0到m的字线驱动器108(0)到108(m)使得存储于选定的位胞元102()(0)到102()(n)中的数据断言到待由提供于每个位胞元列0到n中的读出放大器116(0)到116(n)感测的位线114(0)到114(n)和互补位线114'(0)到114'(n)上。读出放大器116(0)到116(n)将来自选定的位胞元102()(0)到102()(n)的数据位提供到相应的数据输出线118(0)到118(n)上。

图2是图1中的sram系统100中的位胞元102的电路图。在这个实例中，位胞元102是标准六(6)晶体管(6-t)静态互补存储器位胞元。位胞元102包括两个(2)通过电压vdd供电的交叉耦合的反相器120(0)、120(1)。交叉耦合的反相器120(0)、120(1)彼此加固以将数据以电压形式保留在相应的真实存储节点(t)122和互补存储节点(c)122'上。每一反相器120(0)、120(1)由串联耦合到相应下拉n型场效应晶体管(nfet)126(0)、126(1)的相应上拉p型场效应晶体管(pfet)124(0)、124(1)组成。nfet存取晶体管128(0)、128(1)耦合到相应反相器120(0)、120(1)，以将相应读取/写入端口130(0)、130(1)提供到位胞元102。在读取操作中，位线114和互补位线114'经预充电到电压vdd。接着，耦合到nfet存取晶体管128(0)、128(1)的栅极(g)的字线106经断言来评估真实存储节点122和互补节点122'上的用以读取位胞元102的差分电压。如果逻辑高电压电平(即，‘1’)存储于真实存储节点122处(t＝1)并且逻辑低电压电平(即，‘0’)存储于互补存储节点122'处(c＝0)，那么对字线106的断言将使得nfet存取晶体管128(1)将互补位线114'上的经预充电电压放电到互补存储节点122'并且通过nfet126(1)放电到接地。然而，如果nfet存取晶体管128(1)是比pfet124(1)更快的装置，那么互补位线114'上的预充电电压的放电可能使得电荷积聚在互补存储节点122'上，这可能导致反相器120(0)将真实存储节点122上的电压从逻辑‘1’翻转到逻辑‘0’，这样可导致对位胞元102的后续读取操作传回错误数据。这被称为读取扰乱条件。

为了缓解或避免读取扰乱条件在图2中的位胞元102中发生，可弱化nfet存取晶体管128(0)、128(1)，并且强化反相器120(0)、120(1)中的pfet124(0)、124(1)。然而，这可能导致位胞元102中的写入争用问题。图3是说明图2中的位胞元102中的nfet存取晶体管128(0)与反相器120(0)中的pfet124(0)之间的写入争用的电路图。举例来说，在写入操作期间，如果逻辑‘1’是存储在真实存储节点122(t＝1)中(且逻辑‘0’是存储在互补存储节点122'(c＝0)中)且置于位线114上的待写入到真实存储节点122的数据是逻辑‘0’，那么nfet存取晶体管128(0)对真实存储节点122放电到位线114以将逻辑‘0’写入到真实存储节点122。nfet存取晶体管128(0)能够传递强逻辑‘0’。然而，存储于互补存储节点122'中的逻辑‘0’可能使得经强化pfet124(0)克服nfet存取晶体管128(0)的驱动强度而将真实存储节点122充电到电压vdd(即，逻辑‘1’)，由此导致真实存储节点122上的写入争用。

技术实现要素：

本发明的方面涉及用于采用p型场效应晶体管(pfet)读取端口的存储器位胞元(“位胞元”)的读取辅助电路。还公开相关系统及方法。存储器位胞元提供于基于处理器的系统中的存储器系统的数据阵列中以存储数据。已观察到随着节点技术的大小缩小，pfet驱动电流(即，驱动强度)超出用于类似尺寸的fet的n型场效应晶体管(nfet)驱动电流。这是由于fet制造中引入应变硅，从而降低了电荷载流子的有效质量。读取端口是存储器位胞元中的性能关键元件。在这点上，在一个方面中，需要提供具有与nfet读取端口相对的pfet读取端口的存储器位胞元来减少存储器位胞元的存储器读取时间，并且由此改进存储器读取性能。为了缓解或避免可能会在读取存储器位胞元时发生的读取扰乱条件，为具有pfet读取端口的存储器位胞元提供读取辅助电路以缓解可能会在读取存储器位胞元时发生的读取扰乱条件。通过缓解或避免在存储器位胞元中的读取扰乱条件，可降低对存储器位胞元提供用于操作和数据保持的最小电压的电压源以减少电力消耗并且增大处理器能效。

在这点上，在一个方面中，提供一种存储器系统。所述存储器系统包括一种存储器位胞元。存储器位胞元包括经配置以存储数据的存储电路。存储器位胞元还包括耦合到存储电路的一或多个pfet存取晶体管。一或多个pfet存取晶体管中的每一个包括栅极，所述栅极经配置以响应于读取操作而由字线激活以使得一或多个pfet存取晶体管将数据从存储电路传递到耦合到存储器位胞元的位线读取辅助电路。存储器系统还包括读取辅助电路，所述读取辅助电路经配置以响应于读取操作而提升存储器位胞元中的电压从而辅助将数据从存储电路传送到位线。

在另一方面中，提供一种从存储器位胞元中读取数据的方法。方法包括响应于读取操作而预放电耦合到存储器位胞元中的一或多个pfet存取晶体管的存取节点的至少一个位线。方法还包括响应于读取操作而激活耦合到一或多个pfet存取晶体管的栅极的字线，以将数据从存储电路传送到存取节点和至少一个位线。方法还包括响应于读取操作而提升存储器位胞元中的电压，以辅助将数据从存储电路传送到存取节点。

在另一方面中，一种其上存储有用于集成电路(ic)的库单元的计算机数据的非暂时性计算机可读媒体。库单元包括存储器系统，所述存储器系统包括存储器位胞元。存储器位胞元包括经配置以存储数据的存储电路。存储器位胞元还包括耦合到存储电路的一或多个pfet存取晶体管。一或多个pfet存取晶体管中的每一个包括栅极，所述栅极经配置以响应于读取操作而由字线激活以使得一或多个pfet存取晶体管将数据从存储电路传递到耦合到存储器位胞元的位线读取辅助电路。存储器系统还包括读取辅助电路，所述读取辅助电路经配置以响应于读取操作而提升存储器位胞元中的电压从而辅助将数据从存储电路传送到位线。

附图说明

图1是采用静态随机存取存储器(sram)系统的示范性基于处理器的存储器系统的示意图，所述静态随机存取存储器系统包括用于存储数据的按行和列组织的静态存储器位胞元的数据阵列；

图2是说明可用于图1中的sram系统中的数据阵列的标准六(6)晶体管(6-t)静态互补存储器位胞元中的读取扰乱条件的电路图；

图3是说明可用于图1中的sram系统中的数据阵列的标准6-t静态互补存储器位胞元中的n型场效应晶体管(nfet)存取晶体管与反相器p型场效应晶体管(pfet)之间的写入争用的电路图；

图4是说明随技术节点大小而变化的nfet和pfet技术的相对饱和漏极电流(idsat)的曲线图；

图5是采用sram系统的示范性基于处理器的存储器系统的示意图，所述sram系统包括采用pfet读取端口的静态存储器位胞元的数据阵列；

图6a是说明标准6-t静态互补存储器位胞元中的读取扰乱条件的示范性避免的电路图，所述标准6-t静态互补存储器位胞元采用图5中的sram系统中的数据阵列中的pfet读取端口；

图6b是说明为包含图6a中的pfet存取晶体管的存储器位胞元提供读取辅助以响应于读取操作而避免或减少存储器位胞元中的读取扰乱条件的示范性过程的流程图；

图7说明示范性读取辅助电路，其包含提供于字线驱动器中的正提升图5中的存储器位胞元的字线的示范性正字线升压电路，从而响应于读取操作而弱化存储器位胞元中的pfet存取晶体管来缓解或避免读取扰乱条件；

图8说明另一示范性读取辅助电路，其包含提供于字线驱动器中的以可编程的方式正提升图5中的存储器位胞元的字线的另一示范性正字线升压电路，从而响应于读取操作而弱化位胞元中的pfet存取晶体管来缓解或避免读取扰乱条件；

图9说明另一示范性读取辅助电路，其包含提供于字线驱动器中的基于与用于在写入操作期间驱动字线不同的电压源正提升图5中的存储器位胞元的字线的另一示范性正字线升压电路，从而响应于读取操作而弱化存储器位胞元中的pfet存取晶体管来缓解或避免读取扰乱条件；

图10说明另一示范性读取辅助电路，其包含提供于字线驱动器中的基于与用于在写入操作期间驱动字线不同的电压源正提升图5中的存储器位胞元的字线的另一示范性正字线升压电路，从而响应于读取操作而弱化存储器位胞元中的pfet存取晶体管来缓解或避免读取扰乱条件；

图11说明示范性读取辅助电路，其包含提供于位线驱动器中的正提升图5中的存储器位胞元的位线的示范性正位线升压电路，从而响应于读取操作而减弱存储器位胞元中的pfet存取晶体管来缓解或避免读取扰乱条件；

图12说明包含正电源轨正升压电路的示范性读取辅助电路，所述正电源轨正升压电路经配置以正提升图5中的存储器位胞元中的交叉耦合的反相器存储电路中的pfet中的正电源轨，从而响应于读取操作而将存储电路中的pfet强化为强于存储器位胞元中的pfet存取晶体管来缓解或避免读取扰乱条件；以及

图13是根据本文中所公开的态样中之任一个的可包含采用读取辅助电路的存储器系统的示范性基于处理器的系统的框图，所述电路用于采用pfet读取端口的存储器位胞元。

具体实施方式

现参考各图，描述本发明的数个示范性方面。词语“示范性”在本文中用于意味着“充当实例、例子或说明”。本文中描述为“示范性”的任何方面未必理解为比其它方面优选或有利。

存储器位胞元提供于基于处理器的系统中的存储器系统的数据阵列中以存储数据。如图4中展示的曲线图400，已观察到随着节点技术的大小缩小，pfet驱动电流(即，驱动强度)超出用于类似尺寸的fet的n型场效应晶体管(nfet)驱动电流。这是由于fet制造中引入应变硅，从而降低了电荷载流子的有效质量。如图4中所说明，在x轴402上提供纳米(nm)单位的技术节点大小。在y轴404上提供nfet的饱和漏极电流(idsat,n)与pfet的饱和漏极电流的比(idsat,n/idsat,p)。在比率线406上展示随技术节点大小(以nm为单位)而变化的idsat,n与idsat,p的比。如由图4中的比率线406展示，相比于类似尺寸的nfet，pfet驱动强度随技术节点大小的减小而增大。在点408处，比率线406越过nfet驱动电流与pfet驱动强度的1.0的比率。因此，在这个实例中，pfet的驱动强度大于类似尺寸nfet的驱动强度。

在这点上，如下文更详细地论述，本文中所公开的方面涉及用于采用p型场效应晶体管(pfet)读取端口的存储器位胞元的读取辅助电路。读取端口可能是存储器位胞元中的性能关键元件。在这点上，在一个方面中，需要提供具有与nfet读取端口相对的pfet读取端口的存储器位胞元来降低存储器位胞元的存储器读取时间，并且由此改进存储器读取性能。如下文的饱和驱动电流(idsat)方程式中所展示，电荷载流子有效移动率的增大引起驱动电流(id)的增大。

id＝¹/2μcoxw/l(vgs-vth)²

其中：

‘μ’是电荷载流子有效移动率，

‘w’是栅极宽度，

‘l’是栅极长度，

‘cox’是氧化物层的电容；

‘vgs’是栅极到源极电压，以及

‘vth’是阈值电压。

在这点上，在一个方面中，需要提供具有与nfet写入端口相对的pfet写入端口的存储器位胞元来减少存储器位胞元的存储器读取时间，并且由此改进存储器读取性能。为了缓解或避免可能会在读取存储器位胞元时发生的读取扰乱条件，为具有pfet读取端口的存储器位胞元提供读取辅助电路。通过缓解或避免存储器位胞元中的读取扰乱条件，可减少为用于操作和数据保持的存储器位胞元提供最小电压的电压源以减少电力消耗并且增加处理器能效。

在这点上，图5是采用pfet读取端口存储器位胞元502(0)(0)到502(m)(n)(在本文中也被称作“存储器位胞元502(0)(0)到502(m)(n)”)的示范性sram系统500的示意图。pfet读取端口存储器位胞元502是各自具有一或多个pfet读取端口的存储器位胞元。如上文所论述，如果存储器位胞元502(0)(0)到502(m)(n)的技术节点按比例缩小得足够充分，那么存储器位胞元502(0)(0)到502(m)(n)将比采用nfet读取端口的类似存储器位胞元更快地执行读取操作。存储器位胞元502(0)(0)到502(m)(n)经配置以将数据存储于数据阵列504中。作为非限制性实例，存储器位胞元502(0)(0)到502(m)(n)可以是标准六(6)晶体管(6-t)或八(8)晶体管(8-t)静态互补存储器位胞元。数据阵列504经组织为具有支持“n+1”位宽数据字的存储器位胞元502的‘m+1’个位胞元列和‘n+1’个位胞元行。对于数据阵列504中的任何给定位胞元行0到m，数据阵列504的每一位胞元列0到n包含存储单个数据值或位的存储器位胞元502。

继续参考图5，对存储器位胞元502(0)(0)到502(m)(n)的写入操作由对应于每一位胞元行0到m的相应字线506(0)到506(m)控制。基于由存储器读取操作中解码指示待读取的位胞元行0到m的存储器地址而产生的指数(0)到指数(m)，对给定位胞元行0到m中的存储器位胞元502()(0)到502()(n)执行读取操作。为数据阵列504中的每一位胞元行0到m提供字线驱动器508(0)到508(m)以基于接收到的相应指数(0)到指数(m)控制对给定位胞元行0到m中的所寻址存储器位胞元502()(0)到502()(n)的读取。因此，在这个实例中一次仅激活一个字线驱动器508(0)到508(m)。读取时钟信号(read_clk)510控制断言经激活字线(wl)506(0)到506(m)的时序以读取选定位胞元行0到m中的存储器位胞元502()(0)到(0)(n)。

继续参考图5，为sram系统500中的每个位胞元列0到n提供位线驱动器512(0)到512(n)来从选定位胞元行0到m中的存储器位胞元502()(0)到502()(n)中读取数据。在这点上，因为位胞元502(0)(0)到502(m)(n)采用互补位线架构，所以位线驱动器512(0)到512(n)驱动位线514(0)到514(n)和互补位线(bitline_b)514'(0)到514'(n)。

在写入操作中，将待写入的数据位0到n提供给相应位线驱动器512(0)到512(n)来将所接收数据位0到n和其互补数据位分别驱动到位线514(0)到514(n)和互补位线514'(0)到514'(n)上。选定的位胞元行0到m的字线驱动器508(0)到508(m)被激活以选择待写入的存储器位胞元502()(0)到502()(n)。将在位线514(0)到514(n)和互补位线514'(0)到514'(n)上断言的数据位0到n分别写入到选定的存储器位胞元502()(0)到502()(n)中。

在读取操作中，位线驱动器512(0)到512(n)在预放电阶段期间对位线514(0)到514(n)和互补位线514'(0)到514'(n)进行预放电。选定的位胞元行0到m的字线驱动器508(0)到508(m)使得存储于选定的存储器位胞元502()(0)到502()(n)中的数据断言到位线514(0)到514(n)和互补位线514'(0)到514'(n)上，以由提供于每一位胞元列0到n中的读出放大器516(0)到516(n)感测。读出放大器516(0)到516(n)将数据位从选定的存储器位胞元502()(0)到502()(n)提供到相应的数据输出线518(0)到518(n)上。

图6a是说明如何避免pfet读取端口存储器位胞元502中的读取扰乱条件的电路图，所述存储器位胞元502采用图5中的sram系统500中的数据阵列504中的pfet读取/写入端口。图6b是说明用于响应于读取操作而避免存储电路501中的读取扰乱条件的示范性过程600的流程图。将结合图6a论述图6b中的过程600。

参考图6a，在这个实例中，pfet读取端口存储器位胞元502包括由通过电压vdd供电的两个(2)交叉耦合的反相器520(0)、520(1)组成的存储电路501。真实存储节点(t)522和互补存储节点(c)522'分别将数据532(即，电荷)和互补数据532'(即，数据532的互补电荷)以电压形式保留在相应的真实存储节点(t)522和互补存储节点(c)522'上。每一反相器520(0)、520(1)由串联耦合到相应下拉nfet526(0)、526(1)的相应上拉pfet524(0)、524(1)组成。pfet存取晶体管528(0)、528(1)耦合到相应的反相器520(0)、520(1)以将相应的pfet读取端口530(0)、530(1)提供到pfet读取端口存储器位胞元502，而不是提供nfet存取晶体管。

在这点上，在读取操作中，位线514和互补位线514'经预放电到低电压(例如，gnd电压)(图6b中的框602)。接着，将耦合到pfet存取晶体管528(0)、528(1)的栅极(g)的字线(wl)506激活或断言以评估真实存储节点522和互补节点522'上的差分电压来确定存储于存储器位胞元502的存储电路501中的数据532和互补数据532'的阶段(图6b中的框604)。举例来说，图6a说明逻辑高电压电平(即，‘1’)存储于真实存储节点522处(t＝1)且逻辑低电压电平(即，‘0’)存储于互补存储节点522'处(c＝0)。pfet524(0)将电荷维持于真实存储节点522上。在浮动位线514和互补位线514'之后对字线(wl)506上的低电压(例如，gnd电压)进行断言以读取存储器位胞元502将使得pfet存取晶体管528(0)对位线514上的电压(即，充电位线514)进行充电。类似地，对字线(wl)506上的低电压(例如，gnd电压)进行断言以读取存储器位胞元502将不会对互补位线514'进行充电，这是因为互补位线514'上的电压经预放电到低电压(例如，gnd电压)，且互补存储节点(c)522'处的电压也是低电压。

然而，如果pfet524(0)具有弱驱动强度且因此相对于类似大小的nfet是更慢的装置，那么当位线514由pfet存取晶体管528(0)充电时，由于真实存储节点522处的数据532的电压耦合到位线514，pfet524(0)可能不具有足够的驱动强度来为真实存储节点522上的任何损耗电荷快速地再充电。由于真实存储节点522处的电荷共享所致的此电荷损耗可能使得反相器520(1)将互补存储节点522'上的电压从逻辑‘0’翻转到逻辑‘1’，这样可使得对存储器位胞元502的后续读取操作传回错误数据。这被称为读取扰乱条件。这个读取扰乱条件可限制用于读取采用pfet读取端口530(0)、530(1)的存储器位胞元502的最小电源电压。

为了缓解或避免读取扰乱条件发生于图6a中的存储器位胞元502中，可弱化pfet存取晶体管528(0)、528(1)来降低其栅极(g)电压到源极(s)电压(vgs)电压及/或强化反相器520(0)、520(1)中的下拉pfet524(0)、524(1)(图6b中的框606)。在这点上，可提供读取辅助电路以提升图5中的sram系统500中的存储器位胞元502中的电压以辅助将数据532和/或互补数据532'从存储电路501传送到相应的位线514和互补位线514'(图6b中的框606)。本文中公开了可提供给存储器位胞元502以响应于读取操作而缓解或避免读取扰乱争用的不同示范性读取辅助电路。以这种方式，随着存储器位胞元502的技术节点大小缩小，可实现采用pfet读取端口530(0)、530(1)在存储器位胞元502中的更快读取时间的益处，同时缓解或避免读取扰乱条件。通过缓解或避免存储器位胞元502中的读取扰乱条件，可减少为用于操作和数据保持的存储器位胞元502提供最小电压(vdd)的电压源以减少sram系统500中的电力消耗。

在这点上，作为用以缓解或避免图6a中的pfet写入端口存储器位胞元502中的读取扰乱条件的实例，采用经配置以响应于对pfet读取端口存储器位胞元502的读取操作而正提升字线(wl)506的电压的正字线升压电路的读取辅助电路可经采用(图6b中的步骤606a)。在下文论述的图7到10中展示包含用于pfet写入端口存储器位胞元的采用正字线升压电路的读取辅助电路的存储器系统的实例。

同样，作为用以缓解或避免图6a中的pfet写入端口存储器位胞元502中的读取扰乱条件的另一实例，采用位线正升压电路的读取辅助电路可经采用。位线正升压电路经配置以响应于读取操作而正提升耦合到pfet写入端口存储器位胞元502的位线的电压(图6b中的框606b)。在下文论述的图11中展示包含用于pfet写入端口存储器位胞元的采用位线正升压电路的读取辅助电路的存储器系统的实例。

同样，作为缓解或避免图6a中的pfet写入端口存储器位胞元502中的读取扰乱条件的另一实例，采用正电源轨正升压电路的读取辅助电路可经采用。正电源轨正升压电路经配置以响应于读取操作而弱化pfet写入端口存储器位胞元502的存储电路501中的一或多个反相器中的下拉nfet(图6b中的框606c)。在下文论述的图12中展示包含用于pfet写入端口存储器位胞元的采用正电源轨正升压电路的读取辅助电路的存储器系统的实例。

如上文所论述，为了缓解或避免图6a中的pfet读取端口存储器位胞元502中的读取扰乱条件，在读取操作期间可以弱化pfet存取晶体管528(0)、528(1)。以这种方式，不将错误电压(例如，gnd电压)从预放电位线114和互补位线114'分别驱动到真实存储节点522和互补存储节点522'中。在这点上，图7说明包含呈字线正升压电路702形式的读取辅助电路700的示范性字线驱动器508a。这个实例中的字线正升压电路702经配置以正提升字线(wl)506上的电压，以响应于读取操作而弱化pfet存取晶体管528(0)、528(1)来缓解或避免读取扰乱条件发生。以这种方式，pfet存取晶体管528(0)或528(1)不响应于读取操作将电压从位线114或互补位线114'分别驱动到真实存储节点522或互补存储节点522'中，因此导致读取扰乱条件。通过提升字线(wl)506上的电压，通过降低栅极(g)电压到源极(s)电压(vgs)来根据以下饱和驱动电流方程式而弱化pfet存取晶体管528(0)、528(1)的驱动电流id(即，驱动强度)，如下：

id＝¹/2μcoxw/l(vgs-vth)²

其中：

id是驱动电流，

‘μ’是电荷载流子有效移动率，

‘w’是栅极宽度，

‘l’是栅极长度，

‘cox’是氧化物层的电容；

‘vgs’是栅极到源极电压，以及

‘vth’是阈值电压。

参考图7，为了在图7中的存储器位胞元502中执行读取或写入操作，必须驱动字线(wl)506到逻辑‘0’以接通存储器位胞元502中的pfet存取晶体管528(0)、528(1)。在读取操作中，在对位线514和互补位线514'进行预放电之后将字线(wl)506驱动到逻辑‘0’。在这点上，图7中的字线驱动器508a包含放电控制电路703。放电控制电路703耦合到字线(wl)506。放电控制电路703经配置以从充电控制电路707接收作为输入的充电控制信号705。如下文更详细地论述，放电控制电路703经配置以响应于指示充电停用状态的充电控制信号705而将字线(wl)506耦合到接地节点(gnd)。然而，如还在下文更详细地论述，放电控制电路703还经配置以将字线(wl)506从接地节点(gnd)解耦，以使字线(wl)506保持浮动状态以允许升压发生器电路709响应于指示充电启用状态的充电控制信号705而正提升字线(wl)506上的电压。在这个实例中，放电控制电路703包含nfet704。在写入操作期间激活nfet704以驱动字线(wl)506到逻辑‘0’来在写入操作期间激活pfet存取晶体管528(0)、528(1)，这是因为充电控制信号705是基于通过充电控制电路707中的反相器710反相的读取时钟信号510。在将执行写入操作时，读取启用信号511转变高以选择存储器位胞元502用于写入操作。充电控制电路707中的反相器710的输出712激活放电控制电路703中的nfet704以将gnd电压传递到字线(wl)506。nfet704传递强逻辑‘0’信号。

然而，响应于读取操作，放电控制电路703中的nfet704由于反相器708将输出712上的读取时钟信号510反相而关断，读取时钟信号510从低转变到高，输出712从高转变到低。这使字线(wl)506浮动。基于充电控制信号705和在这个实例中指示读取操作的读取启用信号511而激活提供于字线正升压电路702中的升压发生器电路709，以正提升字线(wl)506的电压来弱化pfet存取晶体管528(0)、528(1)。

在这个实例中，pfet714包含于升压发生器电路709中。响应于读取操作而激活pfet714的栅极(g)(其耦合到充电控制电路707中的反相器710的输出712)以提升字线(wl)506。在读取启用信号511是逻辑‘1’时，升压发生器电路709中的pfet714将超过gnd电压，在阈值电压(vt)和gnd电压之间的信号传递到字线(wl)506。这是因为pfet714传递弱逻辑‘0’信号。因此，将字线(wl)506驱动到介于vt与gnd电压之间的电压电平，而不是基于充电控制信号705和读取启用信号511而在充电停用状态下将字线(wl)506一直向下驱动到gnd电压(逻辑‘0’)。这具有弱化pfet存取晶体管528(0)、528(1)以在存储器位胞元502的读取操作期间提供读取辅助的效应。因此，存储器位胞元502中的反相器520(0)、520(1)中的pfet524(0)、524(1)(见图6a)的驱动强度可克服弱化的pfet存取晶体管528(0)、528(1)，以响应于读取操作来以逻辑‘1’的电压对真实存储节点522或互补存储节点522'上的任何损耗电荷快速地再充电，所述存储节点待耦合到位线514或互补位线514'。

图8是另一示范性字线驱动器508b，其包含呈字线正升压电路802的另一实例形式的读取辅助电路800。如同图7中的字线正升压电路702，图8中的字线正升压电路802经配置以提升存储器位胞元502中的字线(wl)506，以响应于读取操作而弱化pfet存取晶体管528(0)、528(1)来缓解或避免发生读取扰乱条件。以这种方式，pfet存取晶体管528(0)或528(1)不响应于读取操作将电压从位线114或互补位线114'分别驱动到真实存储节点522或互补存储节点522'中，因此导致读取扰乱条件。图8中的字线正升压电路802与图7中的字线正升压电路702之间的共同元件用共同元件编号展示，并且因此将不再描述。

参考图8，在这个实例中，字线正升压电路802经配置以微弱地接通pfet存取晶体管528(0)、528(1)以使得读取操作不扰乱存储于pfet读取端口存储器位胞元502的存储电路501中的数据532和/或互补数据532'。在这点上，将pfet存取晶体管528(0)、528(1)的栅极(g)瞬时地驱动到逻辑‘0’(例如，gnd)。接着响应于读取操作将pfet存取晶体管528(0)、528(1)的栅极(g)升高到比逻辑‘0’高的电压同时仍保持接通或激活pfet存取晶体管528(0)、528(1)，从而避免或缓解读取扰乱条件。

在这点上，继续参考图8，当读取时钟信号510在逻辑‘0’处且将读取启用信号511驱动到逻辑‘1’时，放电控制电路703中的反相器708驱动字线(wl)506到逻辑‘0’。这在读取操作外激活或接通pfet存取晶体管528(0)、528(1)。通过为逻辑‘0’的读取时钟信号510和读取启用信号511来将充电控制电路807的输出804驱动到逻辑‘1’，所述充电控制电路807产生充电控制信号805。为逻辑‘1’的充电控制信号805激活或接通放电控制电路703中的nfet704。这使得在读取操作外通过充电控制电路807中的nfet704将字线(wl)506驱动到接地(gnd)电压。同样，为逻辑‘1’的充电控制信号805使得字线正升压电路802中的升压发生器电路809不经激活以将正电荷耦合到字线(wl)506上，从而响应于读取操作而提升字线(wl)506的电压。

然而，一旦将读取时钟信号510驱动到意味着启用读取操作的逻辑‘1’，充电控制电路807中的nand栅极806的输出804被驱动到逻辑‘0’。这停用放电控制电路703中的nfet704，这样使得字线(wl)506浮动并且不通过nfet704被驱动到接地(gnd)电压。还响应于读取操作，将充电控制电路807中的输出804驱动到逻辑‘0’从而还将充电控制信号805驱动到逻辑‘0’。为逻辑‘0’的充电控制信号805使得字线正升压电路802中的升压发生器电路809经激活以将正电荷耦合到字线(wl)506上从而响应于读取操作来提升字线(wl)506的电压，并且因此弱化pfet存取晶体管528(0)、528(1)。

在这个实例中，升压发生器电路809包含以nor栅极形式提供的多个电荷产生电路808(0)到808(x)。通过可编程电荷信号b(0)到b(x)分别启用电荷产生电路808(0)到808(x)，以使得由升压发生器电路809产生的电荷量是按比例可编程的。响应于启用电荷产生电路808(0)到808(x)，将通过与电荷存储单元811中的相应的电荷存储电路810(0)到810(x)的数量和值成比例的电压来正提升字线(wl)506的电压，所述相应的电荷存储电路810(0)到810(x)经编程以耦合到字线(wl)506上。在这个实例中，电荷存储电路810(0)到810(x)由电容器组成。

图9是包含呈字线正升压电路902形式的读取辅助电路900的另一示范性字线驱动器508c。字线正升压电路902与图7中的字线正升压电路702类似，不同之处在于图9中的字线升压电路902允许除为图9中的反相器708供电的电压(vdd)外的不同电压(vdd/x)被驱动到字线(wl)506上以提升字线(wl)506的电压。图7与图9之间的字线驱动器508c中的共同组件用共同元件编号展示，并且因此将不再描述。

参考图9，正如先前所论述，响应于读取操作，放电控制电路703中的nfet704由于充电控制电路907中的反相器710将输出712上的读取时钟信号510反相而断开。这使字线(wl)506浮动。设置于升压发生器电路909中的nfet906的栅极(g)从充电控制电路907中的反相器908的输出913接收基于读取启用信号511的信号。以这种方式，nfet906不响应于读取操作激活，以使得不将电压vdd提供到字线(wl)506从而将字线(wl)506提升到电压(vdd)。替代地，考虑到关于基于除电压(vdd)外的电压(例如电压vdd/x)而提升字线(wl)506的电压的选择方案，在这个实例中，升压发生器电路909也包含将电压vdd/x提供到另一pfet912的pfet910。响应于读取操作(即，读取启用信号511)而基于反相器908的输出913而激活pfet910，以使得响应于读取操作而将电压vdd/x提供到pfet912。pfet912表现得如同图7中的升压发生器电路709中的pfet714以响应于读取操作而提升字线(wl)506的电压，不同之处在于在这个实例中，图9中的升压发生器电路909中的pfet912可基于提供电压vdd/x的不同电压源来提升字线(wl)506的电压。

图10是经配置以响应于读取操作而将字线(wl)506正提升到除电压vdd外的电压的另一示范性字线驱动器508d。在这点上，字线驱动器508d包含呈字线正升压电路1002的另一实例形式的读取辅助电路1000。字线正升压电路1002与图7中的字线正升压电路702和图9中的字线升压电路902类似。图10中的字线驱动器508d与图7和9中的字线驱动器508a和508c之间的共同组件在图10中用共同元件编号展示，并且因此将不再描述。设置于图10中的字线正升压电路1002中的升压发生器电路1009包含如同包含于图9中的升压发生器电路909中的nfet906。然而，在图10中的升压发生器电路1009中，nfet906为电压vdd/x的来源，而非nfet906为接地gnd的来源。基于读取时钟信号510激活nfet906，这样使得充电控制电路707产生输出712从而使得反相器908响应于读取操作而激活nfet906。响应于读取操作，nfet906将电压vdd/x耦合到字线(wl)506以将字线(wl)506提升到电压vdd/x，所述电压可为电压(vdd)的分数。

图7到10中的字线正升压电路702、802、902和1002在读取操作期间全部能够将电压提升提供到存储器位胞元502的字线(wl)506以缓解或避免存储器位胞元502中的读取扰乱条件。还可能提升存储器位胞元502中的位线514和互补位线514，而非提升字线(wl)506，从而通过pfet存取晶体管528(0)、528(1)缓解或避免采用pfet读取端口的存储器位胞元502中的读取扰乱条件。响应于读取操作而提升存储器位胞元502中的位线514和互补位线514'可减少pfet存取晶体管528(0)、528(1)的栅极(g)电压到源极(s)电压(vgs)，并且因此弱化pfet存取晶体管528(0)、528(1)。这与在逻辑‘1’存储于相应的真实存储节点522或互补存储节点522'处时跨越pfet存取晶体管528(0)或528(1)提供的全电压vdd电压相对。还可能提升位线514和互补位线514'(而不是提升字线(wl)506或与提升字线(wl)506组合)来在读取操作期间弱化pfet存取晶体管528(0)、528(1)以缓解或避免读取扰乱条件。

在这点上，图11是图5中的读出放大器516、呈位线正升压电路1102形式的读取辅助电路1100和sram系统500的pfet读取端口存储器位胞元502的电路图。在这个实例中，位线正升压电路1102提供于用于pfet读取端口存储器位胞元502的位胞元列m的位线驱动器512中。位线正升压电路1102经配置以响应于读取操作而提升存储器位胞元502的位线514和互补位线514'上的电压，以弱化相应的pfet存取晶体管528(0)、528(1)。在这点上，仅如图6a中所说明而提供存储器位胞元502，并且因此将不再描述。

参考图11，对存储器位胞元502执行读取操作时，如上文先前所描述的，位线514和互补位线514'在断言字线(wl)506之前进行预放电。然而，在图6a中的存储器位胞元502中，且如图11中所展示，位线514和互补位线514'经预放电到gnd电压。然而，在图11中的这个实例中，在这个实例中位线正升压电路1102包含pfet1004(0)、1004(1)。举例来说，这与提供用于对位线514和互补位线514'进行预放电的nfet相对。位线正升压电路1102中的pfet1004(0)、1004(1)经配置以响应于预放电启用1106而将位线514和互补位线514'分别预放电到pfet1004(0)、1004(1)的阈值电压(vt)。pfet1004(0)、1004(1)不传递强逻辑‘0’电压。因此，位线514和互补位线514'在预放电阶段期间经正提升超过gnd的相应的pfet1004(0)、1004(1)的阈值电压(vt)。随后，当字线(wl)506经断言以响应于读取操作而读取存储器位胞元502时，pfet存取晶体管528(0)或528(1)的栅极(g)电压到源极(s)电压(vgs)是vdd到vt(即，vdd电压减去相应的pfet1004(0)、1004(1)的阈值电压(vt))，这样会弱化pfet存取晶体管528(0)、528(1)。这缓解或避免可在真实存储节点522或互补存储节点522'存储有逻辑‘1’电压时发生的读取扰乱条件，如先前在上文关于图6a中所论述。

也可能增大图6a中的存储器位胞元502中的pfet524(0)、524(1)的驱动强度，而不是或另外互补提升字线(wl)506和/或提升存储器位胞元502中的位线514和互补位线514'，以缓解或避免存储器位胞元502中的读取扰乱条件。响应于读取操作而提升存储器位胞元502中的上拉pfet524(0)、524(1)允许上拉pfet524(0)、524(1)对真实存储节点522或互补存储节点522'上的任何损耗电荷进行快速再充电，这是因为真实存储节点522处的电压耦合到位线514。因此，由于真实存储节点522或互补存储节点522'处的电荷共享所致的任何电荷损耗经缓解，且可使得相应的反相器520(0)或520(1)将互补存储节点522'或真实存储节点522上的电压vdd分别从逻辑‘0’翻转到逻辑‘1’。

在这点上，图12说明呈正电源轨正升压电路1202形式的示范性读取辅助电路1200。正电源轨正升压电路1202经配置以提升pfet读取端口存储器位胞元502的正电源轨1203的电压，所述pfet读取端口存储器位胞元502接收耦合到交叉耦合的反相器520(0)、520(1)的上拉pfet524(0)、524(1)的电源电压(vdd)(也见图5a)。在这点上，正电源轨正升压电路1202经配置以提升供应到上拉pfet524(0)、524(1)的电压以响应于读取操作而使得上拉pfet524(0)、524(1)强于存储器位胞元502中的pfet存取晶体管528(0)、528(1)，来缓解或避免读取扰乱条件。如下文所论述，在这个实例中，正电源轨正升压电路1202经配置以将上拉pfet524(0)、524(1)耦合到比电压(vdd)高的电压。

在这点上，参考图12，当读取操作根据作为充电控制信号1205提供的读取时钟信号510转变到较高电压电平而发生时，读取时钟信号510作为输入提供到升压发生器电路1209。在这个实例中，升压发生器电路1209由以nor栅极形式提供的多个电荷产生电路1204(0)到1204(y)组成。电荷产生电路1204(0)到1204(y)还具有相应的可编程电荷线1206(0)到1206(y)，所述可编程电荷线可经编程以允许所需的任何数目个电荷产生电路1204(0)到1204(y)为在这个实例中提供于电荷存储单元1211中的相应电荷存储电路1208(0)到1208(y)充电。在这个实例中电荷存储电路1208(0)到1208(y)是电容器。在读取操作期间，存储于电荷存储电路1208(0)到1208(y)中的电荷耦合到电荷存储单元1211的输出1210，所述输出1210耦合到正电源轨1203且耦合到上拉pfet524(0)、524(1)。以这种方式，从电荷存储单元1211中放电到正电源轨1203的电荷将耦合到上拉pfet524(0)、524(1)的电压提升到高于电压(vdd)，因此强化pfet524(0)、524(1)和交叉耦合的反相器520(0)、520(1)。在写入操作期间，电荷产生电路1204(0)到1204(y)并不驱动耦合到正电源轨1203的输出1210，且因此使输出1210浮动，以使得仅电压(vdd)耦合到反相器520(0)、520(1)中的上拉pfet524(0)、524(1)用于正常写入操作。

用于存储器位胞元的读取辅助电路可提供于任何基于处理器的装置中的存储器中或集成到任何基于处理器的装置中的存储器中，所述存储器位胞元采用本文中所公开的pfet读取端口根据本文中所公开的方面缓解或避免pfet读取端口存储器位胞元的读取扰乱条件。实例包含(但不限于)机顶盒、娱乐单元、导航装置、通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、便携式计算机、桌上型计算机、个人数字助理(pda)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、数字视频播放器、视频播放器、数字视频光盘(dvd)播放器和便携式数字视频播放器。

在这点上，图13说明基于处理器的系统1300的实例。根据本文中所公开的方面，基于处理器的系统1300的任何组件或电路可采用采用本文中所公开的读取辅助电路的pfet读取端口存储器位胞元，来缓解或避免pfet读取端口存储器位胞元的读取扰乱条件。在这个实例中，基于处理器的系统1300包含一或多个中央处理单元(cpu)1302，每一中央处理单元包含一或多个处理器1304。cpu1302可具有耦合到处理器1304以用于对临时存储数据快速存取的高速缓存存储器1306。作为实例，高速缓存存储器1306可采用pfet读取端口存储器位胞元1308，包含在图5中说明的pfet读取端口存储器位胞元502。cpu1302耦合到系统总线1310并且可将包含于基于处理器的系统1300中的主控装置与受控装置相互耦合。众所周知，cpu1302与这些其它装置通过在系统总线1310上交换地址、控制及数据信息来进行通信。举例来说，作为受控装置的实例，cpu1302可将总线交易请求传达到存储器系统1314中的存储器控制器1312。虽然图13中未说明，但是可提供多个系统总线1310，其中每个系统总线1310构成不同构造。在这个实例中，存储器控制器1312经配置以将存储器存取请求提供到存储器系统1314中的存储器阵列1316。作为实例，存储器阵列1316还可包含pfet读取端口存储器位胞元1308(其包含读取辅助电路)。

其它装置可连接到系统总线1310。如图13中所说明，作为实例，这些装置可包含存储器系统1314、一或多个输入装置1320、一或多个输出装置1322、一或多个网络接口装置1324以及一或多个显示控制器1326。输入装置1320可包含任何类型的输入装置，包含(但不限于)输入按键、开关、语音处理器等。输出装置1322可包含任何类型的输出装置，包含(但不限于)音频、视频、其它视觉指示器等。网络接口装置1324可以是经配置以允许将数据交换到网络1328以及交换来自网络1328的数据的任何装置。网络1328可以是任何类型的网络，包含(但不限于)有线或无线网络、私用或公共网络、局域网(lan)、广域网(wlan)和因特网。网络接口装置1324可经配置以支持所需的任何类型的通信协议。

cpu1302还可经配置以在系统总线1310上存取显示控制器1326来控制发送到一或多个显示器1330的信息。显示控制器1326将待显示的信息经由一或多个视频处理器1332发送到显示器1330，所述视频处理器1332将待显示的信息处理成适合于显示器1330的格式。显示器1330可包含任何类型的显示器，包含(但不限于)阴极射线管(crt)、液晶显示器(lcd)、等离子显示器等。

非暂时性计算机可读媒体(例如图13中的存储器系统1314，作为非限制性实例)还可能在其上存储有当经执行时使得cpu1302存储用于集成电路(ic)设计的库单元1334的计算机可执行指令。库单元1334可以是单元库的部分。库单元1334包括库存储器位胞元1336，所述库存储器位胞元1336可以是基于本文中论述的任何pfet读取端口存储器位胞元设计的库单元。如上文所论述，pfet读取端口存储器位胞元包括经配置以存储数据的存储电路。pfet读取端口存储器位胞元还包括耦合到存储电路的一或多个pfet存取晶体管。一或多个pfet存取晶体管中的每一个包括栅极，所述栅极经配置以响应于读取操作而由字线激活以使得一或多个pfet存取晶体管将数据从存储电路传递到耦合到库存储器位胞元1336的位线读取辅助电路。库单元1334还可包括读取辅助电路，所述读取辅助电路经配置以响应于读取操作而提升库存储器位胞元1336中的电压，以辅助将数据从存储电路传送到位线。

应注意，对本发明中pfet和nfet的使用可包含是金属氧化物半导体(mos)的pmosfet和nmosfet。本文中所论述的pfet和nfet可包含除金属外的其它类型的氧化物层。还应注意，可为本文中所公开的存储器位胞元的位线和互补位线中的任一个或两个提供本文中所公开的辅助电路中的任一个。

所属领域的技术人员将进一步了解，结合本文中所公开的方面所描述的各种说明性逻辑块、模块、电路和算法可被实施为电子硬件、存储于存储器或另一计算机可读媒体中并由处理器或其它处理装置执行的指令，或所述电子硬件和所述指令的组合。作为实例，本文中所描述的主控装置和受控装置可用于任何电路、硬件组件、集成电路(ic)或ic芯片中。本文中所公开的存储器可以是任何类型和大小的存储器，并且可被配置以存储所需的任何类型的信息。为清楚地说明此可互换性，上文已大体上关于其功能性而描述了各种说明性组件、块、模块、电路和步骤。如何实施此功能性取决于特定应用、设计选择和/或强加于整个系统的设计约束。熟练的技术人员可针对每个特定应用以不同方式实施所描述的功能性，但此类实施决策不应被解释为导致偏离本发明的范围。

结合本文中所公开的方面而描述的各种说明性逻辑块、模块和电路可以用以下来实施或执行：处理器、数字信号处理器(dsp)、专用集成电路(asic)、现场可编程门阵列(fpga)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其经设计以执行本文中所描述的功能的任何组合。处理器可以是微处理器，但在替代例中，处理器可以是任何常规处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，dsp与微处理器的组合、多个微处理器、一或多个微处理器结合dsp核心，或任何其它此类配置。

还应注意，描述本文中的示范性方面中的任一个中描述的操作步骤是为了提供实例及论述。可以用除了所说明的序列之外的大量不同序列执行所描述的操作。另外，单个操作步骤中所描述的操作实际上可在许多不同步骤中执行。另外，可组合在示范性方面中所论述的一或多个操作步骤。应理解，如所属领域的技术人员将容易显而易见，流程图中所说明的操作步骤可以经受众多不同修改。所属领域的技术人员还将了解，可使用多种不同技术和技艺中的任一个来表示信息和信号。举例来说，可通过电压、电流、电磁波、磁场或磁粒子、光场或光粒子或其任何组合来表示贯穿上文描述中可能参考的数据、指令、命令、信息、信号、位、符号和芯片。

提供本发明的先前描述以使所属领域的技术人员能够制造或使用本发明。所属领域的技术人员将容易对本发明的各种修改显而易见，并且本文中界定的一般原理可应用于其它变化而不脱离本发明的精神或范围。因此，本发明并不希望限于本文中所描述的实例和设计，而是应被赋予与本文中所公开的原理和新颖特征相一致的最广范围。