SONOS字节可擦除的EEPROM的制作方法

本发明的示例性实施例一般涉及半导体和集成电路领域，更具体地涉及存储器和存储装置。

背景技术：

基于浮栅隧道氧化物(flotox)技术的传统字节可擦除eeprom具有许多重大缺点。首先，单元尺寸非常大。其次，制造浮栅需要进行许多工艺步骤。第三，工作电压(例如15v)非常高，并且导致单元通道长度非常长。而且，需要额外的工艺步骤来形成高电压装置，以产生高工作电压。第四，该技术不是基于逻辑过程。在逻辑过程中可能需要7-9个额外的掩模层，这显著增加了用于嵌入式存储器应用的最终芯片成本。

最近，基于使用诸如sonos(硅-氧化物-氮化物-氧化物-硅)的电荷捕获层的另一种非易失性存储器技术，因其更便宜的工艺和逻辑兼容性等优点而变得流行。与浮栅技术相比，sonos技术在逻辑过程中只需要2-3个额外的掩模，并且可以容易地集成到标准逻辑工艺中。这显著降低了芯片的制造成本。因此，sonos比浮栅更有吸引力，特别是在嵌入式存储器应用中。

然而，典型的sonos单元仅用于闪存(也称为闪eeprom)，而不是eeprom(也称为“字节可擦除的”eeprom)。闪存擦除以大块或扇区大小的单元，因此仅适用于存储系统程序。当存储数据甚至一个数据项时，闪存对整个数据块进行操作，这是非常慢的。因此，闪存可能不适合于数据存储。

对于需要数据密集型操作，如sim卡、银行卡和安全卡的应用程序，数据需要存储在“字节可擦除的”eeprom中。在这种类型的eeprom中，所选择的字节的数据被擦除，然后用新数据编程。此操作需要一种机制来防止在擦除或编程所选择的单元时由于“擦除干扰”或“编程干扰”而导致未选择的单元中的数据错误。

字节可擦除的eeprom的存储单元与字线(wl)和位线(bl)连接。在擦除和编程操作期间，当高电压被施加到所选择的单元的wl和bl时，电压也可影响共享相同wl和bl的未选择的单元。为防止未选择的单元被擦除或编程，“禁止”电压被施加到未选择的wl和bl，以减少未选择的单元的电场，从而防止未选择的单元被擦除或编程。然而，即使施加了禁止电压，当执行更多的读取和编程操作被执行时，未选择的单元的数据可能随时间逐渐改变。这也被称为“写入干扰”。

对于闪存，整个块的数据被擦除然后被编程，使得单元的总干扰时间等于编程整个块的时间。因此，干扰时间被限制。然而，对于字节可擦除的eeprom，由于每个字节可以独立擦除和编程大量次数，例如10,000次，未选择的单元的干扰时间将累积。这个累积的干扰时间可导致未选择的单元的数据被改变。

因此，期望具有利用sonos单元并克服写入干扰的问题的字节可擦除的eeprom。

技术实现要素：

在各种示例性实施例中，公开了一种新颖的基于sonos的字节可擦除的eeprom阵列和相关联的操作，该操作克服了写入干扰的问题。该单元可以使用标准cmos逻辑工艺制造，从而降低用于嵌入式存储器应用的成本。

在一个方面，一种设备包括多个形成eeprom存储器阵列的sonos存储单元。该设备还包括控制器，该控制器产生偏置电压，以对存储单元进行编程和擦除。对所选择的存储单元进行编程时，控制器执行刷新操作，以减少未选择的存储单元的写入干扰，从而防止数据丢失。

另一方面，提供一种用于操作多个形成eeprom存储器阵列的sonos存储单元的方法。sonos存储单元形成在单个n阱上。该方法包括从存储单元的选定页面上读取原始数据，并将原始数据加载到页面缓冲器中。该方法还包括将新数据加载到页面缓冲器中以覆盖原始数据，并且在禁止未选择的单元的同时对所选择的单元执行擦除操作。该方法还包括使用在页面缓冲器中的更新数据，对存储单元所选择的页面进行编程，以更新所选择的单元并刷新未选择的单元。

下面列出的详细描述、附图和权利要求，将使本发明的附加特征和益处变得显而易见。

附图说明

下面给出的详细描述和本发明的各种实施例的附图，将有助于更充分地理解本发明的示例性实施例，然而，其不应将本发明限制于具体实施例，而应仅仅用于解释和理解。

图1显示了用于使用字节可擦除的eeprom的pmossonos单元结构的示例性实施例；

图2显示了使用图1所示的pmossonos单元结构形成的字节可擦除的eeprom阵列的示例性实施例；

图3-5显示了图示与图2所示的字节可擦除的eeprom阵列一起使用的擦除偏置条件的示例性实施例的表；

图6-10显示了图示与图2所示的阵列字节可擦除的eeprom一起使用的程序偏置条件的示例性实施例的表；

图11显示了一种用于提供与图2所示的字节可擦除的eeprom一起使用的刷新操作的方法的示例性实施例；

图12显示了一种用于提供与图2所示的字节可擦除的eeprom一起使用的刷新操作的方法的示例性实施例；

图13显示了在重复擦除和编程周期期间比较具有和不具有示例性刷新操作的单元的vt的示例性图表；

图14显示了根据本发明使用nmossonos单元的字节可擦除的eeprom的示例性实施例；

图15-17显示了使用fn隧穿的擦除偏置条件的示例性实施例；

图18显示了使用btbt的程序偏置条件的示例性实施例；

图19-20显示了使用“穿通辅助热孔(pahh)”注入的程序偏置条件的另一示例性实施例；

图21-22显示了使用“通道热孔注入(chhi)”将热空穴注入到单元的电荷捕获层中的程序偏置条件的另一示例性实施例；

图23-24显示了根据本发明构造的pmos阵列和nmos阵列的示例性实施例；

图25显示了利用浮栅pmos单元实现的阵列的示例性实施例；

图26显示了利用浮栅nmos单元实现的阵列的示例性实施例；

图27a显示了根据本发明的阵列的示例性实施例，其中所述单元包括双晶体管(2t)结构；

图27b显示了图27a的阵列的示例性擦除偏置条件；

图28a显示了根据本发明的阵列的另一示例性实施例，其中单元位于分离的n阱中；

图28b显示了图28a的阵列的示例性擦除偏置条件；

图29a显示了根据本发明的阵列的另一示例性实施例，其中阵列具有连接到每个字节单元的栅极附加通过栅极；

图29b显示了图29a的阵列的示例性擦除偏置条件；

图30a显示了根据本发明的阵列的另一示例性实施例，其中阵列具有连接到每个字节单元的栅极附加通过栅极；

图30b显示了图30a的阵列的示例性擦除偏置条件；

图31a显示了根据本发明的阵列的另一示例性实施例，其中阵列具有附加的sl选择栅极；

图31b显示了图31a的阵列的示例性擦除偏置条件；

图31c显示了图31a所示的sl选择栅极的示例性布局；

图32a显示了根据本发明的阵列的另一示例性实施例；

图33a显示了使用nmos单元的阵列的示例性实施例；

图33b显示了图33a所示的实施例的示例性擦除偏置条件；

图34a显示了使用nmos单元的阵列的另一示例性实施例；

图34b显示了图34a所示的实施例的示例性擦除偏置条件；

图35a显示了使用nmos单元的阵列的另一示例性实施例；

图35b显示了图35a所示的实施例的示例性擦除偏置条件；

图36a显示了使用nmos单元的阵列的另一示例性实施例；

图36b显示了图36a所示的实施例的示例性擦除偏置条件；

图37a显示了使用nmos单元的阵列的另一示例性实施例；

图37b显示了图37a所示的实施例的示例性擦除偏置条件；以及，

图38显示了使用nmos单元的阵列的另一示例性实施例。

具体实施方式

本文件在用于提供一种新颖的字节可擦除的eeprom装置的过程、装置、方法和装置的背景下，详细说明本发明的示例性实施例。

本领域普通技术人员将认识到以下详细描述仅是示例性的，而不是以任何方式限制。本发明的其它实施例将容易向受益于本公开的技术人员显示自身。现在将详细参考如附图所示之本发明示例性实施例的实施方式。在整个附图和以下详细描述中将使用相同的参考指示符(或数字)来指代相同或相似的部分。

应当注意，示例性实施例不仅限于sonos单元，也可以应用于任何其他类型的电荷捕获单元。为实现使用sonos或其他电荷捕获型单元的低成本、高灵活性的字节可擦除的eeprom，示例性实施例公开了一种新颖的阵列和新颖的操作条件。这些条件允许阵列执行字节擦除，而不会对未选择的页面造成擦除干扰。然而，对于一些优先的低电压操作条件，所选择的页面中的未选择的字节可能仍然受到擦除干扰。为解决这个问题，示例性实施例公开了另一种称为“刷新”的新颖操作。刷新操作在被干扰之前将未选择的字节数据恢复到原始状态。因此，通过使用新颖的刷新操作，消除了干扰问题。

图1显示了用于字节可擦除的eeprom的sonos单元结构100的示例性实施例。单元结构100包括三个晶体管115、116和117，并且被称为3t单元结构。三个晶体管分别具有多晶硅栅极101、102和103。晶体管115是漏极选择栅极(dsg)晶体管，晶体管117是源极选择栅极(ssg)晶体管。晶体管116是存储单元，其在用于数据存储的控制栅极(cg)102下方包含电荷捕获层105。还显示了通道区域118。

晶体管115、116和117的栅极分别连接到dsg、cg和ssg信号线。晶体管115包括栅极氧化物层104，晶体管117包括栅极氧化物层106。电荷捕获层105包括合适的电荷捕获材料，例如ono(氧化物-氮化物-氧化物)夹层。ono电荷捕获层105的底部氧化物层也被称为“隧道氧化物”。其厚度足够薄，以便施加高电压电场时允许电子或空穴穿透它。电子或空穴将被捕获在ono电荷捕获层105的氮化物层中。被捕获的电子或空穴将改变晶体管116的阈值电压(vt)。

单元结构100包括p型扩散区域107、108、109和110。应当注意，示例性实施例可以使用pmos晶体管或nmos晶体管来实现。对于pmos实施例，扩散107-110具有沉积在位于p-基底112中的n阱(nw)111中的p型掺杂。对于nmos实施例，扩散107-110具有n型掺杂，其沉积在位于深n阱(dnw)112内的三重p阱(tpw)111中。在这种情况下，dnw112可以位于p-基底(未示出)中。金属位线(bl)114耦合到位线触点113。应当注意，可以通过使用标准单多晶硅cmos逻辑工艺来实现单元结构100。因此，仅添加一个用于ono图案蚀刻的额外掩模和一个用于深n阱的掩模。

图2显示了使用图1所示的pmossonos单元结构形成的字节可擦除的eeprom阵列200的示例性实施例。阵列200包括诸如单元202的sonos单元，其可以是图1所示的pmossonos单元结构。阵列200还包括wl寄存器210、bl寄存器212(或页面缓冲器)、sl寄存器214和控制器216。在各种示例性实施例中，控制器216包括cpu、处理器、状态机、离散逻辑、rom和/或任何其它合适的硬件中的至少一个，以执行本文所述的功能。在示例性实施例中，控制器216操作以读取和写入各种寄存器，以从阵列200的存储单元存储和检索数据。控制器216还向阵列输出nw/tpw偏置电压218。

在本实施例中，单元位于共同的n阱(nw)204中。阵列200的n阱204不被划分成一个字节宽的部分，以提供如在常规电路中的字节擦除。这个方面显著地减少了阵列的大小。在常规电路中，n阱部分之间的大间距增加了阵列尺寸。此外，阵列的字线，即cg(0)-cg(m)，没有为每个字节使用额外的“字节选择晶体管”(bst)来执行字节擦除。这是有利于阵列尺寸的重要因素，因为bst通常占据传统eeprom中阵列大小的30-50％。因此，当与常规阵列相比时，阵列200的尺寸显著降低，因为不需要bst。

如段206和208所示，阵列200被划分成多个段。每个段包含多个位线(bl)，例如段206包含bl(0-n)。段中的位线数由擦除大小要求决定。对于字节可擦除的eeprom，每个段可以包含8个位行，因此n等于7。段中的单元的源连接到源极线(sl)，例如通过sl(k)由源极线sl(0)所示例。每个段可以包含相同或不同数量的位线。例如，阵列200可以包含每段具有8个位线的16个段、每段具有64个位线的4个段或每段具有512个位线的2个段。因此，阵列200的架构提供了很大的灵活性，其允许阵列被分割以存储诸如系统参数、程序代码和应用数据等不同类型/大小的数据。

新颖阵列200提供的一个特征是字节擦除功能。根据本发明，单元可以使用用于擦除操作的“fowler-nordheim”(fn)隧穿机制。下面的讨论中，将假定与cg(0)、dsg(0)、ssg(0)、sl(0)和bl(0-7)相关联的单元是选择的单元，并且所有其他单元是未选择的单元。例如，在下面描述的擦除和编程功能期间，控制器216操作以控制wl寄存器210、bl寄存器212、sl寄存器214和nw偏置电压218，以使得下面描述的各种偏置条件能够编程和擦除所选择的单元。应当注意，在此示例中，以字节(所选择的单元)操作单元，然而，在其他实施例中，可以选择更多或更少的单元。

图3-5显示了示例与阵列200一起使用的擦除偏置条件的示例性实施例的表。例如，在示例性实施例中，控制器216操作以控制除了nw偏置信号218之外的寄存器210、212和214，以产生图3-5的表中所示的擦除偏置条件。应当注意，表中所示的电压是示例性的，并且对于本领域技术人员显而易见的是，可以根据可能使用的不同技术和产品要求在实施例的范围内调整电压。

图3示出了显示了表300的示例性实施例，其示例了与阵列200一起使用的示例性擦除偏置条件(1-3)。在表300中，从对应的选择行(见302)提供用于所选择的字节304和未选择的单元306的擦除电压和禁止电压。在条件(1)中，在擦除操作期间，向nw提供诸如5v的正电压。例如，控制器216将5vnw偏置电压218输出到nw204。所选择的cg(0)被提供负电压，例如-5v。这将接通所选择的单元的通道。所选择的字节的sl0线路被提供正电压，其为是优先先与nw相同的电压电平，但也可以是不同的。所选择的ssg0线路被提供低电压电平，例如0v或负电压，这将使通过sl0电压传递至到达所选择的单元。该电压将被传递到单元通道，并引发fn隧穿，以从单元的电荷捕获层中将电子提取到其通道区域。这将增加单元的vt，从而将单元的数据擦除为逻辑“1”状态。

同时，未选择的单元的sl被提供低于所选择的字节的sl0电压(例如0v)的禁止电压。该电压将被传递到未选择的单元以减小单元栅极和通道之间的电场，从而防止fn隧穿发生。然而，由于cg0和sl之间的电压差，在擦除操作期间，某些未选择的单元将被干扰。在重复擦除和编程操作期间，此干扰将会被累积用于未选择的单元。为了解决这个问题，根据本发明进行新颖的“刷新”操作，其发生在擦除操作之后，以消除擦除干扰效应。下面更详细地公开刷新操作的细节。

所选择的dsg0被提供一个正电压，例如5v，以防止sl0和sl上的电压通过bl(0-7)信号线。未选择的cg被提供正电压，优先与nw上相同，例如5v。未选择的dsg和ssg被提供一个正电压，例如5v，以关闭选择栅极。未选择的单元栅极、漏极、源极和n阱均为5v，因此不存在擦除干扰。

应该注意的是，条件(1)偏置电压的一个优点是电压都是大约5v。因此，电压可以由标准逻辑过程中通常可用的5v装置提供。例如，5v可用于装置的输入和输出(i/o)缓冲器。因此，本实施例不需要额外的高电压(hv)装置，因此不需要额外的掩模或工艺步骤来创建hv装置。

条件(2)显示了与阵列200一起使用的擦除偏置条件的另一示例性实施例。在条件(2)中，未选择的单元306的sl被提供负电压，例如-1v至-5v。ssg0被提供足够低的负电压以将sl电压传递到未选择的单元。这将减少未选择的单元的擦除干扰。如果将相同的cg0电压施加到sl，则擦除干扰将被完全消除。然而，本实施例使用更高的装置结击穿电压。例如，如果nw被提供5v并且sl被提供-5v，则应该使用10v的结击穿电压。这可能需要额外的掩模和工艺步骤来实现更高的装置结击穿电压。

条件(3)显示了与阵列200一起使用的擦除偏置条件的另一示例性实施例。在条件(3)中，偏置电压仅包括正电压。该实施例的优点在于其不需要负电压泵电路和用于通过负电压的nmos的三重p阱。该实施例的另一个优点是未选择的单元的栅极，及nw被提供相同的电压，例如10v，因此该实施例不具有擦除干扰问题。然而，本实施例所用电压高于5v。因此，本实施例使用可增加掩模和工艺步骤的hv装置。

图4显示了表400的示例性实施例，其示例了与阵列200一起使用的示例性擦除偏置条件(4-6)。在该实施例中，从位线(见402)提供用于所选择的字节404和未选择的单元406的擦除电压和禁止电压。这些条件类似于图3的表300中所示的条件，除了ssg0关闭以及dsg0接通并且从所选择的bl(0-7)和未选择的bl信号线而不是从sl0和sl提供擦除电压和禁止电压外。

图5显示了表500的示例性实施例，其示例了与阵列200一起使用的示例性擦除偏置条件(7-9)。在该实施例中，从bl和sl(见502)提供用于所选择的字节504和未选择的单元506的擦除电压和禁止电压。这些条件类似于图3的表300所示的条件，除了dsg0和ssg0都被接通并且从所选择的bl(0-7)和未选择的bl和sl0-sl两者中提供擦除电压和禁止电压外。它们也可以从所选择的bl(0-7)和未选择的bl提供，并使sl0-sl浮动。擦除电压和禁止电压也可以从sl0-sl提供，并使所选择的bl(0-7)和未选择的bl浮动。

应当注意，只有条件(1)、(4)和(7)对所选择的cg0的未选择字节具有擦除干扰效应。在所有其他条件下，与cg相关联的未选择的单元不具有任何擦除干扰效果。

图6-10显示了示例与阵列200一起使用的程序偏置条件的示例性实施例的表。例如，擦除操作完成之后，进行编程操作以将新数据编程到所选择的单元中。程序电压和禁止电压分别施加到所选择的bl和未选择的bl。例如，在示例性实施例中，控制器216操作以控制除了nw偏置信号218之外的寄存器210、212和214，以产生图6-10的表中所示的擦除偏置条件。应当注意，在表中所示的电压是示例性的，并且对于本领域技术人员显而易见的是，可以根据可能使用的不同技术和产品要求在实施例的范围内调整电压。

图6显示了表600的示例性实施例，其示例了与阵列200一起使用的示例性程序偏置条件(10-12)。在该实施例中，该单元通过使用“带-到-带-隧穿”(btbt)注入(见602)编程。在条件(10)中，所选择的字节604的cg0被提供正电压，例如5-7v。这将关闭单元的通道。nw被提供正电压，例如5v。所选择的bl被提供低电压，例如0v或-1v或任何其他负电压。所选择的dsg0线被提供低电压，例如0v或负电压，以将bl电压传递到所选择单元的漏极。漏极和n阱之间的电压被选择为足以引起btbt在漏极结中发生。这将导致碰撞电离以产生许多电子-空穴对。电子将被cg0的正电压吸引并注入单元的电荷捕获层。这将增加单元的vt，从而将单元的数据编程为“0”。

未选择的单元606的bl被提供优先与nw电压相同的正电压。这将阻止btbt发生，因此未选择的单元将不被编程。因为未选择的单元的栅极、漏极和n阱被提供相同的电压，因此单元不会受到干扰。

对于未选择的单元，cg线和dsg线被提供优先等于或高于所选择单元的bl电压的正电压。这将关闭dsg，使得未选择的单元上的bl电压不会传递到单元以对其进行编程。未选择的cg被提供与井相同的电压，因此单元不会受到干扰。在另一个示例性实施例中，未选择的cg可以是浮动的，并且因此将被n阱耦合到大致相同的电压。应当注意，该条件可以应用于擦除和编程条件的所有其它实施例。为了简单起见，对于每个实施例不再重复描述。该偏置条件的一个优点是其极低的程序电流要求。因为单元关闭，因此每个单元只需要大约10pa到1na来编程，因此泵电路的尺寸可以最小化。这对于低密度产品尤其重要，因为泵电路的尺寸可能甚至大于存储器阵列。

条件(11)与条件(10)类似，只是它只需要0v和负电压，如-5v。这允许芯片仅包含一个负电荷泵电路。负电荷泵可以通过n阱中的pmos或者在深n阱内的三重p阱中的nmos通过使用标准逻辑工艺来实现。

条件(12)也类似于条件(10)，只是它使用正电压和负电压如3v和-3v。这允许芯片直接从vdd而不是从5v电荷泵电路提供3v。因此，这种情况只需要负电荷泵电路。因为它只需要-3v而不是-5v，因此可以减小负电荷泵电路的尺寸。

图7显示了表700的示例性实施例，其示例了与阵列200一起使用的示例性程序偏置条件(13-15)。在这些程序偏置条件中，单元通过使用“穿通辅助热电子”(pahe)注射(见702)来编程。表700中的偏置条件类似于图6的表600中所示的先前的btbt实施例，除了选择的ssg0线路被提供低电压以接通ssg0外。sl0被提供优先与nw相同的正电压。该电压将被传递到所选择的单元的源极结。如果电压足够，则会导致单元的通道被穿过。穿通电流将加速由漏极结中的btbt产生的电子，成为“热电子”。这将提高电子注入的效率，从而大大减少编程时间。这种机制被称为pahe注射。穿通电流可以通过ssg0的栅极电压来控制，以防止其使泵电路过载。每个单元的典型程序电流约为100na至10ua。类似于图6，该实施例可以分别通过使用正电压、负电压或正电压和负电压两者来实现，如条件(13)、(14)和(15)所示。

图8显示了表800的示例性实施例，其示例了与阵列200一起使用的示例性程序偏置条件(16-18)。在这些程序偏置条件中，单元通过使用“穿通辅助热电子”(pahe)注射(见802)来编程。这些偏置条件类似于图7的表700所示的偏置条件，除了bl和sl的偏置条件被交换外。dsg0和ssg0的条件也被相应地交换。所选择的804个单元的源极被施加低电压，例如0v。这导致所选择的单元在源极结而不是漏极结中发生碰撞电离。对于所选择的单元，bl被提供正电压，如5v。该电压将穿过单元通道，从而加速电子并使其注入单元的电荷捕获层。对于未选择的806个单元，由于它们的源也被提供0v，因此在它们的源极结中也将存在碰撞电离。然而，由于它们的bl被提供诸如0v的低电压，因此它不会穿过单元通道，因此源极结中的电子将不会得到加速。因此，未选择的单元将不会被编程。类似于图6，该实施例可以分别通过使用正电压、负电压或正电压和负电压两者来实现，如条件(16)、(17)和(18)所示。

图9显示了表900的示例性实施例，其示例了与阵列200一起使用的示例性程序偏置条件(19-21)。在这些程序偏置条件中，通过使用“通道热电子(che)”(参见902)注入来编程单元。在条件(19)中，nw被提供正电压，例如5v。所选择的904个bl被施加低电压，例如0v或负电压。所选择的dsg0被提供诸如0v或负电压的低电压，以将bl电压传递到所选择的单元的漏极结。漏极和n阱之间的电压差应足以在漏极结中导致发生碰撞电离。这将在漏极结附近产生许多电子-空穴对。选择的sl0被提供与nw电压优先相同的正电压。ssg0线被提供低电压，以将sl0的电压传递到单元的源极。cg0被提供低于sl0电压的正电压。该电压应足够低以接通单元的通道，从而使通道电流从源极流到漏极。这将加速漏极结附近的电子，并由于cg0的正电压而将它们注入单元的电荷捕获层。这种机制被称为che注射。这个机制的程序效率要高得多，因此单元的程序时间可以大大降低到5us-50us的范围。然而，每个单元具有大约100ua至500ua的较高通道电流，因此导致产生程序电流的大得多的泵电路。还要注意，单元的通道电流可以由cg0控制，以免使泵电路过载。类似于图6，该实施例可以分别通过使用正电压、负电压或正电压和负电压两者来实现，如条件(19)、(20)和(21)所示。

图10显示了表1000的示例性实施例，其示例了与阵列200一起使用的示例性程序偏置条件(22-24)。该实施例类似于图9的实施例，除了bl和sl的偏置条件被交换外。dsg0和ssg0的条件也被相应地交换。这导致所选择的1002个单元在源极结而不是漏极结中发生碰撞电离。通道电流从漏极流向源极并加速电子。电子从源极侧而不是漏极侧注入单元的电荷捕获层。类似于图6，该实施例可以分别通过使用正电压、负电压或正电压和负电压两者来实现，如条件(22)、(23)和(24)所示。

应当注意，根据上述程序条件(13)-(15)，电子在漏极结附近被注入，并且根据程序条件(16)-(18)，电子在源极结附近被注入。根据本发明的另一示例性实施例，如果通道长度足够，则存储在电荷捕获层中的电子将不会迁移，因此可以使用条件(13)-(15)和(16)-(18)来编程两个数据位；一个在漏极结附近的电荷捕获层中，一个在源极结附近的电荷捕获层中。以这种方式，一个单元可以存储两位数据，从而使阵列的容量增加一倍。

类似地，上述程序条件(19)-(21)在源极结附近注入电子，并且编程条件(22)-(24)在漏极结附近注入电子。因此，根据本发明的另一示例性实施例，条件(19)-(21)和(22)-(24)可用于对电荷捕获层中的两个数据位进行编程；一个数据位在源极结附近，一个数据位在漏极结附近。

还应注意，在某些擦除条件下，例如条件(1)、(4)和(7)，尽管未选择的字节“sl”或“bl”被提供禁止电压，但是由于电压不完全与cg0的电压相同，因此未选择的单元可能仍然受到干扰。这将导致电子从单元的电荷捕获层逐渐隧穿到通道区域，从而逐渐增加编程单元的vt。重复擦除和编程一些字节将累积地干扰未选择字节，并最终导致未选择字节的编程单元被擦除并导致数据故障。

在示例性实施例中，被称为“刷新”的操作用于解决由于累积擦除干扰而导致的数据擦除。因为擦除干扰导致未选择的编程单元的电荷捕获层失去电子，因此刷新操作用于将电子注回到未选择的编程单元的电荷捕获层中。这将使单元的vt返回到原始编程的值，从而消除了擦除干扰效应。结果，可以重复执行字节擦除操作，而不会对未选择的单元造成累积擦除干扰。然后可以实现字节可擦除的eeprom。

图11显示了一种用于提供与存储器阵列一起使用的刷新操作的方法1100的示例性实施例。例如，方法1100适用于图2所示的阵列200。在各种示例性实施例中，控制器216控制wl寄存器210、bl寄存器212、sl寄存器214和nw偏置信号218，以执行下面描述的功能。

在块1101中，从单元读取来自所选择的存储页面的数据，然后将其加载到页面缓冲器中。在示例性实施例中，页面缓冲器的每个字节均包含指示该字节是否被选择的“标志锁存器”或“字节锁存器”(图2中未示出)，以及多个(即八个)存储待编程的新数据的数据锁存器。

在块1102中，将所选择的字节的新数据加载到页面缓冲器中以覆盖旧数据。同时，设置所选择的字节的字节锁存器。因此，可以通过字节锁存来区分所选择的字节和未选择的字节。

在块1103中，将擦除操作应用于所选择的页面。页面缓冲器将将擦除电压施加到所选择的字节，并将禁止电压施加到未选择的字节。这将在未选择的字节受到干扰的同时擦除所选择的字节。

在块1104中，进行编程操作，以将页面缓冲器的数据编程到所选择的页面中。对于所选择的字节，由于单元的数据已被擦除，因此将新数据作为正常程序操作编程到单元中。对于未选择的字节，数据仍然在单元中，因此程序将仅将更多的电子注回到单元中，以补偿在擦除干扰期间损失的电子。这将使单元返回到程序状态的原始vt，从而“刷新”这些单元。在该示例性实施例中，刷新与所选择的字节的程序同时完成。因此，刷新操作不需要额外的时间。

应当注意，在方法1100中可以使用几个实施例来用于实现数据加载序列。例如，在另一示例性实施例中，块1101和1102中的操作被交换。因此，首先将用于所选择的字节的新数据加载到页面缓冲器中，然后从单元读取未选择的字节的数据并将其加载到页面缓冲器。对于所选择的字节，单元中的数据将不会加载到页面缓冲器中。因此，页面缓冲器保留所选择的字节的新数据和未选择字节的原始数据。

在另一个示例性实施例中，可以移动块1102中的操作，使其于块1103中的擦除操作之后发生。因此，在擦除操作之后，未选择的字节数据从单元到页面缓冲器读取。因为未选择的字节数据在只有一次擦除干扰之后不会被改变，因此单元的数据应被正确读取。类似地，只有未选择的字节数据将被读取并加载到页面缓冲器。所选择字节的单元将不会被重新加载，因此页面缓冲器将保持待被编程的新的数据。

在各种示例性实施例中，刷新操作可以以若干方式实现。例如，刷新操作的编程脉冲可能较短或程序电压可能低于正常程序操作。这用于防止未选择的字节单元“被过度编程”。由于未选择的单元通过每次刷新操作重复编程，最终单元vt可能变得太低。如果发生这种情况，则可能难以通过下一次擦除操作使单元的vt回到擦除状态。因此，优先对未选择的单元施加较短或较弱的编程脉冲。因为擦除干扰只从单元的电荷捕获层去除少量的电子，因此它可以通过较短或较弱的编程脉冲来恢复。

在另一示例性实施例中，在程序操作期间，在预定时间之后，未选择的字节页面缓冲器将被重置。因此，页面缓冲器将不再将程序电压应用于未选择的单元。而是将禁止电压施加到未选择的单元。同时，所选择的单元将继续编程，直到程序时间结束。以这种方式，未选择的单元以较短的脉冲来编程。

在另一个示例性实施例中，页面缓冲器可以将不同的程序电压应用于未选择的字节，以“微弱地”编程单元。这将防止未选择的单元被过度编程。例如，对于图6所示的程序条件(10)，所选择的单元bl被提供编程电压0v。对于刷新操作，例如，未选择的字节上的编程单元的bl可以被提供1-2v。这将减少未选择的单元的程序效率。

在另一个示例性实施例中，刷新操作可以具有与编程操作不同的cg电压，以“微弱地”编程单元。这将防止未选择的单元被过度编程。例如，对于图6所示的程序条件(10)，选择的cg0被提供编程电压5-7v。对于刷新操作，cg0的电压可能会降低到3-5v。这将减少未选择的单元的程序效率。

图12显示了一种用于提供与存储器阵列一起使用的刷新操作的方法1200的示例性实施例。例如，方法1200适用于与图2所示的阵列200一起使用。由方法1200提供的刷新操作可以在所选择的字节的编程操作之前或之后独立执行。

在块1201中，从单元读取来自所选择的存储页面的数据，然后将其加载到页面缓冲器中。在示例性实施例中，页面缓冲器的每个字节均包含指示该字节是否被选择的标志锁存器或字节锁存器，以及多个(即八个)存储待编程的新数据的数据锁存器。

在块1202中，将所选择的字节的新数据加载到页面缓冲器中以覆盖旧数据。同时，设置所选择的字节的字节锁存器。因此，可以通过字节锁存来区分所选择的字节和未选择的字节。

在块1203中，将擦除操作应用于所选择的页面。页面缓冲器将将擦除电压施加到所选择的字节，并将禁止电压施加到未选择的字节。这将在未选择的字节受到干扰的同时擦除所选择的字节。

在块1204中，如上所述执行刷新操作。

在块1205中，如上所述执行编程操作。

在方法1200中，在编程操作1205之前应用刷新操作1204。刷新操作可以具有较短的编程脉冲或不同的编程电压，以对未选择的字节的编程单元进行微弱地编程。刷新操作的程序脉冲只能应用于未选择的字节的程序单元，或者可以应用于所选择的字节和未选择的字节两者的程序单元。这不会影响所选择的字节，因为这些单元总需要编程。在刷新操作之后，未选择字节的数据的页面缓冲器可以被重置，因此未被选择的字节将不被以下程序操作编程。程序操作只适用于所选择的字节。

在另一示例性实施例中，在块1205中的程序操作之后执行块1204中的刷新操作。在该实施例中，程序操作将仅对所选择的字节中的单元进行编程。在编程期间，未选择的字节被提供禁止电压。在程序操作之后，刷新操作仅应用于未选择的字节，或者应用于所选择的字节和未选择的字节两者。刷新操作可以使用更短的编程脉冲或与编程操作不同的电压。

图13显示了在重复擦除和编程周期期间比较具有和不具有刷新操作的单元的vt的示例性曲线图。曲线图1301显示了在多个擦除和编程周期1304期间所选择的单元的vt。通过每次擦除(ers)操作将所选择的单元vt增加到vt1，并通过每个程序(pgm)操作将其减小到vt0。

曲线图1302显示了位于不经历刷新操作的未选择字节中的编程单元的vt。如曲线图1302所示例，未选择的单元的vt将由于每个擦除操作的干扰而逐渐增加。最终，未选择的单元的vt可能超过可接受的范围，从而导致数据故障。例如，如曲线图1302所示，通过四个擦除和编程周期，vt已经增加到可能超过可接受范围并从而导致数据故障的电压电平(在1305处指示)。

曲线图1303显示了位于经历刷新操作的未选择字节中的编程单元的vt。未选择的单元的vt将由于每个擦除操作的干扰而增加，然后通过刷新操作而减小。以这种方式，vt的擦除干扰增加将不会由重复的擦除和编程周期而累积。相反，刷新操作可以将vt恢复到原来的水平，从而消除擦除干扰问题。

应当注意，所公开的刷新操作不仅有利于消除擦除干扰，而且还可确保未选择字节数据免于丢失。因为未选择的字节数据从单元读取并存储在页面缓冲器中，所以如果任何字节的数据在擦除操作期间被意外擦除，那么旧的数据仍然可以从页面缓冲器编程。这增加了阵列的数据完整性。为了实现该功能，根据本发明的另一示例性实施例，在擦除操作之后，可以读取未选择的字节单元的数据并在擦除操作之前将其与存储在页面缓冲器中的数据进行比较。如果数据不同，这意味着在擦除操作期间，未选择的单元的数据已更改。存储在页面缓冲器中的数据将被编程回未选择的单元。以这种方式，单元的数据将被恢复。

还应当注意，所公开的字节擦除和刷新操作优于其中执行页面擦除然后将未选择的字节数据编程回单元的方法。因为对于页面擦除方法，每次擦除一些字节时，整个页面都必须被擦除。因此，未选择的单元的耐力周期显著降低。相比之下，所公开的字节擦除和刷新操作仅从单元移除和向该单元添加少量的电子。因此，耐力周期不会受到重大影响。

为了读取用于加载页面缓冲器的未选择的单元的数据，根据本发明的一个实施例，使用正常读取操作的感测电路。数据可以以位、字节或多个字节为单位进行读取，取决于感测电路的数量。读取数据并将其加载到程序页面缓冲器以进行刷新操作。

在另一个示例性实施例中，可以通过使用称为“并行读取”操作的另一操作来读取未选择的单元，其中所选择的cg被提供电压，所述电压在接通单元和关闭单元的的vt之间。源极线被提供电压，诸如用于pmos单元的vdd，或者用于nmos单元的0v。对于接通单元，单元将被接通以流过通道电流并将sl电压传递到bl。对于关闭单元，它们不会导通电流或将sl电压传递到bl。因此，可以根据bl的电流或电压将页面缓冲器设置为数据0或1。该操作可以同时应用于部分集合或全部bl，从而减少读取未选择的单元数据的时间。

图14显示了使用根据本发明的nmos单元的存储器阵列的示例性实施例。为了清楚起见，图14中未示出控制器216和相关联的寄存器210、212和214。nmos单元(例如，单元1404)位于共同三重p阱(tpw)1402中。在该实施例中，tpw1402不被划分为单字节宽度部分，以有利于字节擦除操作。相反，tpw1402是单一结构，单元沉积在所述单一结构上。这显著减小了阵列尺寸，因为没有划分tpw1402。此外，阵列的控制栅极线cg(0)-cg(m)对于每个字节不需要额外的“字节选择晶体管(bst)”，以执行字节擦除功能。因此，阵列大小显著降低。tpw1402可以位于p基底中的深n阱(dnw)内。在示例性实施例中，dnw被提供等于或高于tpw1402上的电压，以防止正向电流。

图14所示的阵列的nmos实施例的擦除和编程操作类似于先前描述的pmos实施例。然而，根据所使用的pmos和nmos装置的不同结构，电压的极性可能需要反转。

图15-17显示了使用fn隧穿的图14中所示的nmos阵列的擦除偏置条件(1-9)的示例性实施例。应当注意，与从单元的电荷捕获层中提取电子的图3-5所示的pmos实施例的擦除条件不同，在如图14所示的nmos的实施例中，使用fn隧穿将电子注入到单元的电荷捕获层中。这将增加单元的vt，从而使得单元在擦除操作之后成为关闭单元。

图18显示了使用btbt的程序偏置条件(1-3)的示例性实施例。请注意，与在电荷捕获层中注入电子的图6所示的pmos偏压条件不同，在该nmos实施例中，由于负偏压cg电压，空穴被注入电荷捕获层。空穴将中和存储在电荷捕获层中的电子，从而降低单元的vt。编程后，该单元成为接通单元。

图19-20显示了使用“穿通辅助热孔(pahh)”注入的程序偏置条件(1-9)的另一示例性实施例。请注意，与使用pahe将热电子注入到单元的电荷捕获层中的图7和图8所示的pmos偏压条件不同，在该nmos实施例中，由于负偏压cg电压，热空穴被注入到电荷捕获层中。

图21-22显示了使用“通道热孔注入(chhi)”将热空穴注入到单元的电荷捕获层中而不是如在图9-10中所示的pmos偏置条件那样注入电子的程序偏置条件(10-15)的另一示例性实施例。

因此，在各种示例性实施例中，所公开的字节可擦除的eeprom相对于常规存储器具有以下几个优点。

1.这些单元基于逻辑过程，并因此仅利用增加2至3个掩模层用于深n阱形成和阵列区中的ono区域。

2.阵列针对每个字节不需要分割井，因此这大大减少了阵列大小。

3.该阵列针对每个字节的栅极不需要字节-选择-栅极晶体管，因此这大大减小了阵列大小。

4.擦除和编程操作仅需要大约+5个电压，因此这些电压可以由5v装置(例如可用的i/o装置)提供。因此，阵列不需要hv装置，这减少了掩模层的数量和工艺步骤，因此节省制造成本。

5.使用fn隧穿和btbt注入的操作需要极低的电流，因此适用于低功率应用。这些实施例还利用比常规装置小得多的泵电路。

6.擦除和编程操作都会注入电子而不是空穴，从而防止单元的栅极氧化物被孔损坏，增加了可靠性和耐久周期。

图23-24显示了利用根据本发明的浮栅单元的pmos阵列和nmos阵列的示例性实施例。图23显示了pmos阵列，图24显示了nmos阵列。在这些实施例中，单元bl和sl两者都在垂直方向上平行运行。这些也称为“and”阵列。该阵列的基本操作与“nor”阵列的相同，除了在擦除和编程操作期间，如果bl的电压击穿过单元的通道，则其不会传递到相邻单元的sl。然而，在这些实施例中，单元的尺寸变为双倍，因为双重数量的金属bl和sl导致双单元间距。

应当注意，虽然优先使用电荷捕获单元而不是浮栅(fg)单元来节省掩模层和制造成本，但是显而易见的是，示例性实施例也可以通过使用浮栅单元来实现。根据本发明，浮栅单元可以是pmos或nmos单元。

图25显示了利用浮栅pmos单元实现的阵列的示例性实施例。图26显示了利用浮栅nmos单元实现的阵列的示例性实施例。这些阵列的操作类似于先前描述的使用pmos和nmos电荷捕获单元的实施例，只是由于浮栅的耦合比，这些实施方式可能需要更高的电压来执行擦除和编程操作。

图27a显示了根据本发明的阵列的另一示例性实施例，其中该单元包含双晶体管(2t)结构。图27b显示了该实施例的示例性擦除偏置条件。该实施例类似于图3-5所示的前述3t实施例，只是源选择栅极(ssg)被去除。在图27b中，条件(1)至(3)施加来自sl的擦除电压和禁止电压。条件(4)至(6)施加来自bl的擦除电压和禁止电压。

图28a显示了根据本发明的阵列的另一示例性实施例，其中单元位于分离的n阱中。这允许所选择的n阱(nw0)和未选择的n阱(nwk)被提供不同的电压。该实施例的示例性擦除偏置条件在图28示出。条件(1)至(3)施加来自sl的擦除电压和禁止电压。条件(4)至(6)施加来自bl的擦除电压和禁止电压。

图29a显示了根据本发明的阵列的另一示例性实施例，其中阵列具有连接到每个字节单元的栅极的附加通过栅极m9、m10、m11和m12等。这允许将擦除电压仅施加到选择字节的栅极。请注意，通过栅极m9-m12是可能位于来自单元n阱(nw0b-nwkb)的分离的n阱(nw0a-nwka)中的pmos。该实施例的示例性擦除偏置条件在图29b示出。条件(1)至(3)施加来自sl的擦除电压和禁止电压。条件(4)至(6)施加来自bl的擦除电压和禁止电压。在该实施例中，阵列尺寸可以通过井间距增加。

图30a显示了根据本发明的阵列的另一示例性实施例，其中阵列具有连接到每个字节的单元的栅极的附加通过栅极m9、m10、m11和m12等。然而，通过栅极m9-m12是可以位于分离的三重p阱(tpw0-tpwk)中的nmos。三重p阱可以位于单元的n阱(nw0-nwk)中，以减少井间距。该实施例的示例性擦除偏置条件在图30b示出。条件(1)至(3)施加来自sl的擦除电压和禁止电压。条件(4)至(6)施加来自bl的擦除电压和禁止电压。在该实施例中，阵列尺寸可以通过井间距增加。

图31a显示了根据本发明的阵列的另一示例性实施例，其中阵列具有附加的sl选择栅极m1-m8等。根据本实施例，选择栅极晶体管的栅极连接到相同的单元的选择栅极sg0-sgm。然而，在根据本发明的另一示例性实施例中，sl选择栅极m1-m8的栅极连接到不同的选择信号。这些sl选择栅极允许将sl擦除电压和禁止电压仅施加到选择cg字节的源极。该实施例的示例性擦除偏置条件在图31b示出。

图31c显示了sl选择栅极(m1)(3101)和(m2)(3102)的示例性布局。应该注意的是，cg0和cg1被切断并用金属线连接到相邻的字节。sl选择栅极可以具有比单元更宽的通道宽度以减小其电阻。

图32a显示了根据本发明的阵列的另一示例性实施例。该实施例类似于图31a所示的实施例，只是每个字节的源极与在相邻cg中的另一个字节分离，例如，如(3201)和(3202)所示。本实施例的擦除偏置条件与图31b所示的相同。两个实施例之间的区别在于，该实施例消除了位于相邻cg中的字节的源极干扰。

图32b显示了sl选择栅极(3201)和(3202)的示例性布局，并且图32a中显示了分离的源极(3203)和(3204)。

图33a显示了使用nmos单元的阵列的示例性实施例。图33b显示了该实施例的示例性擦除偏置条件。该实施例与图27a-b所示的实施例类似，只是由于nmos装置，因此电压极性反转。单元可以位于三重p阱(tpw)中，所述三重p阱(tpw)在普通p-基底过程中位于深n阱中。必须为深n阱提供高于或等于tpw的电压，以防止正向电流从tpw流向深n阱。

图34a显示了使用nmos单元的阵列的另一示例性实施例。图34b显示了该实施例的示例性擦除偏置条件。该实施例与在图28a-b中所示的实施例类似，只是由于nmos装置，因此电压极性反转。

图35a显示了使用nmos单元的阵列的另一示例性实施例。图35b显示了该实施例的示例性擦除偏置条件。该实施例与在图29a-b中所示的实施例类似，只是由于nmos装置，因此电压极性反转。

图36a显示了使用nmos单元的阵列的另一示例性实施例。图36b显示了该实施例的示例性擦除偏置条件。该实施例与在图30a-b中所示的实施例类似，只是由于nmos装置，因此电压极性反转。

图37a显示了使用nmos单元的阵列的另一示例性实施例。图37b显示了该实施例的示例性擦除偏置条件。该实施例与在图31a-1b中所示的实施例类似，只是由于nmos装置，因此电压极性反转。

图38显示了使用nmos单元的阵列的另一示例性实施例。该实施例与在图32a中所示的实施例类似，只是由于nmos装置，因此电压极性反转。

除了上述实施例之外，存储器阵列结构的任何其他典型设计特征，例如分割位线、分割字线、分割井以及许多其他结构可以应用于所公开阵列的实施例。这些修改应保持在本发明的范围内。

在另一个示例性实施例中，阵列包括双单元，以增强数据完整性，其中数据及其补充存储在两个单元中。一个单元存储数据，另一个单元存储补充数据。两个单元可以位于称为bl和blb的两个位线中。两个位线可以位于一个阵列或两个分离的阵列中。当读取时，读取两个单元，并比较它们的单元电流以决定数据值。

虽然已经显示和描述了本发明的示例性实施例，但是对于本领域普通技术人员来说，显而易见的是，基于本文的教导，可以在不脱离示例性实施例及其更广泛的方面的情况下进行改变和修改。因此，所附权利要求旨在在其范围内包含在本发明的示例性实施例的真正精神和范围内的所有这些改变和修改。