本发明涉及一种存储器控制电路单元、存储器存储装置及其控制方法。
背景技术：
：：数码相机、行动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。一般来说，存储器存储装置需要与主机系统建立连线。在连线建立阶段，存储器存储装置与主机系统会执行交握操作，以确认彼此的时脉是否同步和/或传递各式交握信息。在连线建立之后，存储器存储装置才有能力识别来自主机系统的指令并与主机系统通讯。然而，在某些情况下，例如主机系统或存储器存储装置的连线参数设定错误或存储器存储装置的固体损毁，则存储器存储装置与主机系统之间的连线可能无法顺利建立，使得存储器存储装置无法与主机系统无法通讯。为了解决上述问题，一般会在存储器存储装置的主机板上预留一个工程用接脚。当需要进入开机码模式时，工程人员需要使用工具将存储器存储装置拆解并手动将此工程用接脚接地，以强制存储器存储装置进入开机码模式并在开机码模式下进行除错。但是，这种做法不一定适用于所有类型的存储器存储装置。此外，拆解存储器存储装置的动作除了麻烦外也容易造成硬体损坏或其他问题。技术实现要素：本发明的一范例实施例提供一种存储器控制电路单元、存储器存储装置及其控制方法，可更有弹性地控制存储器存储装置。本发明的一范例实施例提供一种存储器控制电路单元，其用于控制存储器存储装置，所述存储器控制电路单元包括主机接口、存储器接口、信号检测电路及存储器管理电路。所述主机接口用以连接至主机系统。所述存储器接口用以连接至所述存储器存储装置的可复写式非易失性存储器模块。所述存储器管理电路连接至所述主机接口、所述存储器接口及所述信号检测电路。所述信号检测电路用以检测由所述主机系统控制的第一信号串。所述存储器管理电路用以根据所述第一信号串运行开机码并进入开机码模式。在进入所述开机码模式之后，所述存储器管理电路还用以于所述开机码模式下接收来自所述主机系统的指令且不运行所述可复写式非易失性存储器模块所存储的固件码。在本发明的一范例实施例中，在进入所述开机码模式之后，所述存储器管理电路还用以于所述开机码模式下与所述主机系统建立连线。在本发明的一范例实施例中，在所述信号检测电路检测所述第一信号串之前，所述存储器管理电路还用以从所述可复写式非易失性存储器模块载入所述固件码并基于所述固件码的运行而尝试与所述主机系统建立连线。在本发明的一范例实施例中，所述信号检测电路检测所述第一信号串的操作，是在所述存储器管理电路无法基于所述固件码的运行而与所述主机系统建立连线之后执行。在本发明的一范例实施例中，所述信号检测电路包括重置计数器与微控制器。所述重置计数器用以检测来自所述主机系统的信号串中的有效脉冲。所述微控制器连接至所述重置计数器并且用以根据所述重置计数器的检测结果判断是否检测到所述第一信号串。在本发明的一范例实施例中，所述存储器管理电路还用以根据所述第一信号串执行至少一次系统重置。本发明的另一范例实施例提供一种存储器存储装置，其包括连接接口单元、可复写式非易失性存储器模块及存储器控制电路单元。所述连接接口单元用以连接至主机系统。所述存储器控制电路单元连接至所述连接接口单元与所述可复写式非易失性存储器模块。所述存储器控制电路单元用以检测由所述主机系统控制的第一信号串。所述存储器控制电路单元还用以根据所述第一信号串运行开机码并进入开机码模式。在进入所述开机码模式之后，所述存储器控制电路单元还用以于所述开机码模式下接收来自所述主机系统的指令且不运行所述可复写式非易失性存储器模块所存储的固件码。在本发明的一范例实施例中，在进入所述开机码模式之后，所述存储器控制电路单元还用以于所述开机码模式下与所述主机系统建立连线。在本发明的一范例实施例中，在检测所述第一信号串之前，所述存储器控制电路单元还用以从所述可复写式非易失性存储器模块载入所述固件码并基于所述固件码的运行而尝试与所述主机系统建立连线。在本发明的一范例实施例中，所述存储器控制电路单元检测所述第一信号串的操作，是在所述存储器控制电路单元无法基于所述固件码的运行而与所述主机系统建立连线之后执行。在本发明的一范例实施例中，所述存储器控制电路单元包括信号检测电路。所述信号检测电路用以检测来自所述主机系统的信号串中的有效脉冲以判断是否检测到所述第一信号串。在本发明的一范例实施例中，所述存储器控制电路单元还用以根据所述第一信号串执行至少一次系统重置。本发明的另一范例实施例提供一种控制方法，其用于控制包括可复写式非易失性存储器模块的存储器存储装置，所述控制方法包括：检测由主机系统控制的第一信号串；根据所述第一信号串运行开机码并进入所述存储器存储装置的开机码模式；以及在进入所述开机码模式之后，在所述开机码模式下接收来自所述主机系统的指令且不运行所述可复写式非易失性存储器模块所存储的固件码。在本发明的一范例实施例中，所述的控制方法还包括：在进入所述开机码模式之后，在所述开机码模式下与所述主机系统建立连线。在本发明的一范例实施例中，所述的控制方法还包括：在检测所述第一信号串之前，从所述可复写式非易失性存储器模块载入所述固件码，并基于所述固件码的运行而尝试与所述主机系统建立连线。在本发明的一范例实施例中，检测由所述主机系统控制的所述第一信号串的操作，是在无法基于所述固件码的运行而与所述主机系统建立连线之后执行。在本发明的一范例实施例中，所述第一信号串是通过所述存储器存储装置与所述主机系统之间的重置接脚传输。在本发明的一范例实施例中，所述第一信号串是通过所述存储器存储装置的电源接脚传输。在本发明的一范例实施例中，所述电源接脚是用以提供电源至所述可复写式非易失性存储器模块。在本发明的一范例实施例中，检测由所述主机系统控制的所述第一信号串的步骤包括：分析来自所述主机系统的信号串；以及若所述信号串的脉冲样式符合预设条件，判定检测到所述第一信号串。在本发明的一范例实施例中，所述的控制方法还包括：根据所述第一信号串执行所述存储器存储装置的至少一次系统重置。基于上述，在检测到由主机系统控制的第一信号串之后，存储器存储装置会运行开机码并进入开机码模式。然后，存储器存储装置可于开机码模式下接收并识别来自主机系统的指令。特别是，在基于第一信号串而进入开机码模式之后，存储于存储器存储装置的可复写式非易失性存储器模块中的固件码并不会被运行，以避免受损坏或尚未设定的固件码影响。藉此，可更有弹性地控制存储器存储装置。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。图6是根据本发明的一范例实施例所示出的信号检测电路的示意图。图7是根据本发明的另一范例实施例所示出的信号检测电路的示意图。图8是根据本发明的另一范例实施例所示出的信号检测电路的示意图。图9a是根据本发明的一范例实施例所示出的重置信号的示意图。图9b是根据本发明的一范例实施例所示出的电源信号的示意图。图9c是根据本发明的一范例实施例所示出的信号串的示意图。图10是根据本发明的一范例实施例所示出的存储器存储装置的控制方法的流程图。图11是根据本发明的另一范例实施例所示出的存储器存储装置的控制方法的流程图。附图标记说明10、30：存储器存储装置11、31：主机系统110：系统总线111：处理器112：随机存取存储器113：只读存储器114：数据传输接口12：输入/输出(i/o)装置20：主机板201：u盘202：存储卡203：固态硬盘204：无线存储器存储装置205：全球定位系统模块206：网络接口卡207：无线传输装置208：键盘209：屏幕210：喇叭32：sd卡33：cf卡34：嵌入式存储装置341：嵌入式多媒体卡342：嵌入式多芯片封装存储装置402：连接接口单元404：存储器控制电路单元406：可复写式非易失性存储器模块502：存储器管理电路504：主机接口506：存储器接口507：信号检测电路508：错误检查与校正电路510：缓冲存储器512：电源管理电路601、701、801：重置计数器602、702、802：微控制器803：多工器rst：重置信号vcc、vccq2：电源信号t1、t2：时间点ts：信号串s1001：步骤(检测由主机系统控制的第一信号串)s1002：步骤(根据第一信号串运行开机码并进入存储器存储装置的开机码模式)s1003：步骤(在开机码模式下接收来自主机系统的指令且不运行存储器存储装置的可复写式非易失性存储器模块所存储的固件码)s1101：步骤(检测开机信号并运行开机码)s1102：步骤(从存储器存储装置的可复写式非易失性存储器模块载入并运行固件码)s1103：步骤(基于固件码的运行而尝试与主机系统建立连线)s1104：步骤(连线是否建立)s1105：步骤(基于所建立的连线与主机系统通讯)s1106：步骤(检测由主机系统控制的第一信号串)s1107：步骤(根据第一信号串运行开机码并进入存储器存储装置的开机码模式)s1108：步骤(在开机码模式下与主机系统建立连线)s1109：步骤(在开机码模式下接收来自主机系统的指令且不运行可复写式非易失性存储器模块所存储的固件码)具体实施方式以下提出多个范例实施例来说明本发明，然而本发明不仅限于所例示的多个范例实施例。又范例实施例之间也允许有适当的结合。在本案说明书全文(包括权利要求)中所使用的“连接”一词可指任何直接或间接的连接手段。举例而言，若文中描述第一装置连接于第二装置，则应该被解释成该第一装置可以直接连接于该第二装置，或者该第一装置可以通过其他装置或某种连接手段而间接地连接至该第二装置。此外，“信号”一词可指至少一电流、电压、电荷、温度、数据、或任何其他一或多个信号。一般而言，存储器存储装置(也称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(也称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图1是根据本发明的一范例实施例所示出的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所示出的主机系统、存储器存储装置及i/o装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆连接至系统总线(systembus)110。在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10连接。例如，主机系统11可通过数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12连接。例如，主机系统11可通过系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以通过有线或无线方式连接至存储器存储装置10。存储器存储装置10可例如是u盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、屏幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所示出的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数字(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接连接于主机系统的基板上的嵌入式存储装置。图4是根据本发明的一范例实施例所示出的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。连接接口单元402用以将存储器存储装置10连接至主机系统11。在本范例实施例中，连接接口单元402是相容于串行高级技术发件(serialadvancedtechnologyattachment,sata)标准。然而，必须了解的是，本发明不限于此，连接接口单元402也可以是符合并行高级技术附件(paralleladvancedtechnologyattachment,pata)标准、电气和电子工程师协会(instituteofelectricalandelectronicengineers,ieee)1394标准、高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准、通用序列总线(universalserialbus,usb)标准、sd接口标准、超高速一代(ultrahighspeed-i,uhs-i)接口标准、超高速二代(ultrahighspeed-ii,uhs-ii)接口标准、记忆棒(memorystick,ms)接口标准、mcp接口标准、mmc接口标准、emmc接口标准、通用快闪存储器(universalflashstorage,ufs)接口标准、emcp接口标准、cf接口标准、整合式驱动电子接口(integrateddeviceelectronics,ide)标准或其他适合的标准。连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。存储器控制电路单元404用以执行以硬体型式或固体型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块406是连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个位的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个位的快闪存储器模块)、复数阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个位的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下也称为临界电压)的改变来存储一或多个位。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作也称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位。在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位(leastsignificantbit，lsb)是属于下实体程序化单元，并且一存储单元的最高有效位(mostsignificantbit，msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据位区与冗余(redundancy)位区。数据位区包含多个实体扇，用以存储使用者数据，而冗余位区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据位区包含32个实体扇，且一个实体扇的大小为512位组(byte,b)。然而，在其他范例实施例中，数据位区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。也即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。图5是根据本发明的一范例实施例所示出的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。在本范例实施例中，存储器管理电路502的控制指令是以固件码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。例如，存储器管理电路502具有微处理器单元(未示出)、只读存储器(未示出)及随机存取存储器(未示出)。此只读存储器存储有开机码(bootcode)。当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。然后，存储器管理电路502的微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。此外，在另一范例实施例中，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。主机接口504是连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504也可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口506是连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会通过存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压电平或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的识别码、存储器地址等信息。在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。错误检查与校正电路508是连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。缓冲存储器510是连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是连接至存储器管理电路502并且用以控制存储器存储装置10的电源。在一范例实施例中，可复写式非易失性存储器模块406中还存储有用于与主机系统11建立连线的固件码(firmwarecode)。须注意的是，所述用于与主机系统11建立连线的固件码实际上还可以包括其他功能，例如，开机和/或系统初始化等，本发明不加以限制。在检测到开机信号(例如，从主机系统11上电)时，存储器管理电路502会运行开机码。响应于开机码的运行，此固件码也可被存储器管理电路502载入并运行。然后，存储器管理电路502会基于此固件码的运行而尝试与主机系统11建立连线。若存储器存储装置10与主机系统11之间的连线成功建立，存储器管理电路502可识别来自主机系统11的指令并且主机系统11可基于此连线来传输指令给存储器存储装置10，以指示存储器存储装置10执行数据写入、读取或删除等操作。然而，若存储器存储装置10与主机系统11之间的连线无法成功建立，则存储器管理电路502将无法识别来自主机系统11的指令。在一范例实施例中，存储器控制电路单元404还包括信号检测电路507。信号检测电路507连接至存储器管理电路502、主机接口504及存储器接口506。信号检测电路507用以检测由主机系统11控制的信号串(也称为第一信号串)。例如，第一信号串可由主机系统11产生并通过主机接口504的至少一接脚传输至存储器存储装置10。例如，在一范例实施例中，第一信号串可通过主机接口504的重置接脚传输，并且第一信号串包括来自主机系统11的重置信号。或者，在一范例实施例中，第一信号串是通过主机接口504的电源接脚传输，并且第一信号串包括由主机系统11提供的电源信号。在一范例实施例中，此电源接脚是用以提供电源至可复写式非易失性存储器模块406。在一范例实施例中，信号检测电路507会分析来自主机系统11的信号串。例如，此信号串是通过存储器存储装置10的重置接脚或电源接脚传输。若此信号串的脉冲样式符合预设条件，信号检测电路507会判定检测到第一信号串。例如，符合预设条件的脉冲样式可由此信号串中的多个脉冲组成，且此些脉冲的振幅、频率、波形和/或脉宽符合一预设规则。若此信号串的脉冲样式不符合预设条件，信号检测电路507不会判定检测到第一信号串。在一范例实施例中，若存储器存储装置10与主机系统11之间的连线无法基于上述固件码的运行而成功建立，则主机系统11会发送第一信号串至存储器存储装置10。此外，在另一范例实施例中，主机系统11也可对应于其他条件或根据使用者操作而发送第一信号串至存储器存储装置10，本发明不加以限制。例如，在一范例实施例中，主机系统11也可以在存储器存储装置10出厂前或送修时发送第一信号串至存储器存储装置10。在信号检测电路507检测到第一信号串之后，存储器管理电路502会根据第一信号串运行开机码并进入开机码模式。然后，存储器管理电路502会于开机码模式下接收来自主机系统11的指令并执行对应于此指令的操作。但是，须注意的是，若开机码是根据所测得的第一信号串而运行，则在运行开机码之后，存储器管理电路502不会接续运行可复写式非易失性存储器模块406所存储的固件码。换言之，在信号检测电路507检测到第一信号串之后，存储器管理电路502会进入并停留于开机码模式，而不执行上述用于建立与主机系统11之间的连线的固件码。在一范例实施例中，在基于第一信号串而进入开机码模式之后，存储器管理电路502会于开机码模式下与主机系统11建立连线。若存储器存储装置10与主机系统11之间的连线于开机码模式下成功建立，则主机系统11可基于所建立的连线传送指令至存储器存储装置10，并且存储器管理电路502可于开机码模式下基于所建立的连线而识别来自主机系统11的指令。例如，在一范例实施例中，基于在开机码模式下建立的连线，主机系统11可传送用于更新存储于可复写式非易失性存储器模块406中的固件码的指令、用于调整存储器存储装置10的设定参数的指令或其他类型的指令，而存储器管理电路502可根据所接收到的指令于开机码模式下执行相应的操作，例如更新固件码、调整设定参数和/或修复错误信息等。在一范例实施例中，在根据接收到的指令执行更新固件码、调整设定参数和/或修复错误信息等操作之后，当存储器存储装置10下次启动时，存储器存储装置10与主机系统11之间的连线可基于所载入并运行的固件码而成功建立。藉此，在存储器存储装置10下次启动后，存储器管理电路502可不进入和/或停留于开机码模式。在一范例实施例中，若可复写式非易失性存储器模块406中尚未存储固件码、可复写式非易失性存储器模块406中的固件码损坏或此固件码中的参数设定错误，则停留于开机码模式而不执行可复写式非易失性存储器模块406中的固件码可避免存储器存储装置10与主机系统11之间的连线建立失败和/或存储器存储装置10开机失败等错误程序重复发生。反之，若存储器存储装置10与主机系统11之间的连线可基于所运行的固件码而成功建立，则存储器存储装置10可不进入开机码模式。图6是根据本发明的一范例实施例所示出的信号检测电路的示意图。请参照图6，在本范例实施例中，信号检测电路507可检测具有特定样式(pattern)的重置信号rst。其中，具有特定样式的重置信号rst即为第一信号串。若检测到具有特定样式的重置信号rst，信号检测电路507会发送一个通知信号至存储器管理电路502。存储器管理电路502会根据此通知信号运行开机码。然后，存储器管理电路502会进入并停留于开机码模式。在一范例实施例中，每检测到重置信号rst中的一个有效脉冲，存储器管理电路502会根据此有效脉冲执行一次系统重置。在此，有效脉冲是指振幅大于一预设值的脉冲，以与信号中的噪声区隔。例如，假设第一信号串是由重置信号rst中的4个连续或不连续的有效脉冲组成，则存储器管理电路502会根据这4个有效脉冲执行4次系统重置。须注意的是，在前3次执行的系统重置中，存储器管理电路502每次皆会运行开机码并接续运行存储于可复写式非易失性存储器模块406中的固件码。但是，在第4次执行的系统重置中，由于已检测到具有特定样式的重置信号rst，因此存储器管理电路502在运行开机码后会停留在开机码模式，而不运行存储于可复写式非易失性存储器模块406中的固件码。在一范例实施例中，信号检测电路507包括重置计数器601与微控制器602。重置计数器601连接至微控制器602。重置计数器601用以检测重置信号rst中有效脉冲的发生次数和/或频率。例如，重置计数器601可使用一个时脉信号来取样重置信号rst并将取样结果传送给微控制器602。微控制器602可根据重置计数器601的检测结果判断是否检测到第一信号串。例如，微控制器602可根据重置计数器601的检测结果判断重置信号rst的脉冲样式是否符合预设条件。若是，微控制器602可判定检测到第一信号串。反之，则表示未检测到第一信号串。图7是根据本发明的另一范例实施例所示出的信号检测电路的示意图。请参照图7，在本范例实施例中，信号检测电路507可检测具有特定样式的电源信号vcc。其中，具有特定样式的电源信号vcc即为第一信号串。例如，在本范例实施例中，信号检测电路507包括重置计数器701与微控制器702。重置计数器701与微控制器702分别相同或相似于重置计数器601与微控制器602，在此便不赘述。若检测到具有特定样式的电源信号vcc，信号检测电路507会发送一个通知信号至存储器管理电路502。存储器管理电路502会根据此通知信号运行开机码以进入并停留于开机码模式。在一范例实施例中，每检测到电源信号vcc中的一个有效脉冲，存储器管理电路502也会根据此有效脉冲执行一次系统重置。或者，在一范例实施例中，存储器管理电路502只会在识别出具有特定样式的电源信号vcc(即第一信号串)之后执行系统重置，而不会根据电源信号vcc中的每一个有效脉冲执行系统重置。须注意的是，在本范例实施例中，电源信号vcc是用以提供电源给可复写式非易失性存储器模块406，而电源信号vccq2则是提供电源给存储器控制电路单元404。例如，电源信号vcc的逻辑高电压电平可约为3.3伏特，而电源信号vccq2的逻辑高电压电平则可约为1.8伏特，但本发明不限于此。此外，电源信号vcc的传输路径不同于电源信号vccq2的传输路径。在一范例实施例中，信号检测电路507是分析电源信号vcc以检测第一信号串，而非分析电源信号vccq2。图8是根据本发明的另一范例实施例所示出的信号检测电路的示意图。请参照图8，在本范例实施例中，信号检测电路507可选择性地分析重置信号rst或电源信号vcc以检测第一信号串。例如，在本范例实施例中，信号检测电路507包括重置计数器801、微控制器802及多工器803。重置计数器801与微控制器802分别相同或相似于重置计数器601与微控制器602，在此便不赘述。多工器803用以选择性地将重置信号rst与电源信号vcc的其中之一传送给重置计数器801。换言之，在图8的范例实施例中，主机系统11可控制重置信号rst或电源信号vcc来传送第一信号串。此外，信号检测电路507可根据是否可取得重置信号rst(或电源信号vcc)来决定要分析重置信号rst或电源信号vcc。在一范例实施例中，若存储器存储装置10(或主机接口504)具有重置接脚，则主机系统11可通过重置接脚传送带有第一信号串的重置信号rst给存储器存储装置10。在此状况下，微控制器802可指示多工器803让重置信号rst通过。或者，在一范例实施例中，若存储器存储装置10(或主机接口504)不具有重置接脚，则主机系统11可通过电源接脚传送带有第一信号串的电源信号vcc给存储器存储装置10。在此状况下，微控制器802可指示多工器803让电源信号vcc通过。须注意的是，图4至图8的电路元件及其结构仅为范例，而非用以限制本发明。在其他未提及的实施例中，图4至图8中至少部分电路元件的连接关系可以被改变，部分电路元件可以被具有相同或相似功能的电路元件取代，和/或可以加入更多电路元件以提供额外功能，视实务上需求而定。图9a是根据本发明的一范例实施例所示出的重置信号的示意图。请参照图9a，重置信号rst可带有分别对应于信息a与b的两种有效脉冲，其中，对应于信息a的有效脉冲具有脉宽w1，对应于信息b的有效脉冲具有脉宽w2，且脉宽w1不同于脉宽w2。在一范例实施例中，脉宽w2例如为脉宽w1的两倍，但本发明不限于此。图9b是根据本发明的一范例实施例所示出的电源信号的示意图。请参照图9b，电源信号vcc也可带有分别对应于信息a与b的两种有效脉冲。对应于信息a的有效脉冲具有脉宽w1，对应于信息b的有效脉冲具有脉宽w2，且脉宽w1不同于脉宽w2。在一范例实施例中，脉宽w2例如为脉宽w1的两倍，但本发明不限于此。图9c是根据本发明的一范例实施例所示出的信号串的示意图。请参照图9c，假设信号串ts(可为重置信号或电源信号)依序传递了对应于信息a-b-a-b的4个有效脉冲，且这4个有效脉冲组成的脉冲样式符合预设条件。在检测到这4个有效脉冲(即第一信号串)之后，在时间点t1，存储器存储装置10进入并停留于开机码模式。在完成开机码模式下的相关操作之后，主机系统11控制信号串ts传递对应于信息c的有效脉冲。例如，对应于信息c的有效脉冲的脉宽不同于图9a与图9b中的脉宽w1与w2。在检测到对应于信息c的有效脉冲之后，在时间点t2，存储器存储装置10离开开机码模式。例如，在离开开机码模式之后，存储器存储装置10可重新启动(例如重新开机)。在启动程序中，开机码与存储于可复写式非易失性存储器模块406中的固件码可依序被载入并运行。须注意的是，虽然图9a至图9c的范例实施例中是以第一信号串中每一个有效脉冲的脉宽变化来传递信息，但是，在另一范例实施例中，第一信号串中每一个有效脉冲也可以是以振幅、频率、波形或其他电性变化来传递信息，本发明不加以限制。在一范例实施例中，第一信号串中的多个有效脉冲也可用以传递摩斯码(morsecode)或其他的编码信息，本发明不加以限制。在一范例实施例中，分析信号串(例如重置信号或电源信号)中的有效脉冲也可以视为是分析信号串以获取信号串所夹带的信息。若所夹带的信息符合预设信息内容，可判定测得第一信号串。反之，若所夹带的信息不符合预设信息内容，可判定未测得第一信号串。图10是根据本发明的一范例实施例所示出的存储器存储装置的控制方法的流程图。请参照图10，在步骤s1001中，检测由主机系统控制的第一信号串。在步骤s1002中，根据第一信号串运行开机码并进入存储器存储装置的开机码模式。在步骤s1003中，在开机码模式下接收来自主机系统的指令且不运行存储器存储装置的可复写式非易失性存储器模块所存储的固件码。图11是根据本发明的另一范例实施例所示出的存储器存储装置的控制方法的流程图。请参照图11，在步骤s1101中，检测开机信号并运行开机码。在步骤s1102中，从存储器存储装置的可复写式非易失性存储器模块载入并运行固件码。在步骤s1103中，基于固件码的运行而尝试与主机系统建立连线。在步骤s1104中，判断连线是否成功建立。若连线已成功建立，在步骤s1105中，基于所建立的连线与主机系统通讯。若连线无法建立，在步骤s1106中，检测由主机系统控制的第一信号串。在步骤s1107中，根据第一信号串运行开机码并进入存储器存储装置的开机码模式。在步骤s1108中，于开机码模式下与主机系统建立连线。在步骤s1109中，在开机码模式下接收来自主机系统的指令且不运行可复写式非易失性存储器模块所存储的固件码。然而，图10与图11中各步骤已详细说明如上，在此便不再赘述。值得注意的是，图10与图11中各步骤可以实作为多个程序码或是电路，本发明不加以限制。此外，图10与图11的方法可以搭配以上范例实施例使用，也可以单独使用，本发明不加以限制。综上所述，在检测到由主机系统控制的第一信号串之后，存储器存储装置会运行开机码并进入开机码模式。然后，存储器存储装置可于开机码模式下接收并识别来自主机系统的指令。特别是，在基于第一信号串而进入开机码模式之后，存储于存储器存储装置的可复写式非易失性存储器模块中的固件码并不会被运行，以避免受损坏或尚未设定的固件码影响。藉此，可更有弹性地控制存储器存储装置，在开机码模式下进行固件码更新或除错。虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视权利要求所界定者为准。当前第1页12当前第1页12