本发明涉及一种数据写入方法、存储器控制电路单元及存储器存储装置。
背景技术：
：：数码相机、移动电话与mp3播放器在这几年来的成长十分迅速，使得消费者对存储媒体的需求也急速增加。由于可复写式非易失性存储器模块(例如，快闪存储器)具有数据非易失性、省电、体积小，以及无机械结构等特性，所以非常适合内建于上述所举例的各种可携式多媒体装置中。一般来说，可复写式非易失性存储器模块包括多条字元线，并且每一条字元线上的存储单元可形成多个用以存储数据的实体页面。存储器存储装置的存储器控制器通常是根据数据欲被存储在可复写式非易失性存储器模块中的起始位置与终止位置，下达指令给主机系统以取得用以欲存储在此起始位置与终止位置之间的连续数据。特别是，若要对多条字元线作平行地写入时，存储器存储装置通常需要大量的缓冲存储器空间来暂存来自主机系统的连续数据。并且，在执行程序化时，存储器控制器会从缓冲存储器空间中挑选欲存储在每一条字元线上的对应实体页面的数据，并将所选出的多个数据分别写入至每一条字元线上的实体页面中，以达到平行写入的效果。然而，上述的过程通常会消耗大量的缓冲存储器的空间，因此，倘若存储器存储装置无配置大容量的缓冲存储器，就无法执行平行写入，而影响写入效能。基此，如何可以达到数据的平行写入速度并降低缓冲存储器的使用量，为此领域技术人员所致力的目标。技术实现要素：本发明提供一种本发明提供一种数据写入方法、存储器控制电路单元及存储器存储装置，可以下达指令以向主机系统取得不连续并且分别存储在不同字元线上的多个数据，藉此可以避免存储器存储装置暂存大量连续的数据而耗费过多的资源，并且可以达到同时对多个字元线上的实体页面进行写入的技术效果。本发明提供一种数据写入方法，用于可复写式非易失性存储器模块，所述可复写式非易失性存储器模块包括分别电性连接至存储器控制电路单元的多个存储器子模块，所述多个存储器子模块包括多条字元线，所述多条字元线之中同一条字元线上的多个存储单元形成多个实体页面，所述数据写入方法包括：传送第一数据请求指令至主机系统以取得多个数据，且所述多个数据在主机系统中是根据一顺序被排列；根据第一数据请求指令，从主机系统取得多个数据中的第一数据；于取得第一数据后，接续从主机系统取得多个数据中的第二数据；经由一第一数据总线将第一数据写入至所述多个字元线中一第一字元线上的对应实体页面；以及经由一第二数据总线将所述第二数据写入至所述多个字元线中一第二字元线上的另一对应实体页面，其中第一字元线属于所述多个存储器子模块中的第一存储器子模块，第二字元线属于所述多个存储器子模块中的第二存储器子模块，且第一数据以及第二数据在所述顺序中为不连续排列。在本发明的一实施例中，第一数据包括第一子数据以及第二子数据，第二数据包括第三子数据以及第四子数据，其中将第一数据写入至所述多个字元线中的第一字元线上的对应实体页面的步骤包括：依序将第一子数据以及第二子数据分别写入至第一字元线上的第一实体页面以及第二实体页面。其中将第二数据写入至所述多个字元线中的第二字元线上的另一对应实体页面的步骤包括：依序将第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面。在本发明的一实施例中，其中在依序将第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面的步骤之后，所述数据写入方法更包括：传送第二数据请求指令至主机系统；根据第二数据请求指令，从主机系统取得所述多个数据中的第三数据以及第四数据；以及依序将第三数据中的第五子数据以及第六子数据分别写入至所述第一字元线上的第五实体页面以及第六实体页面，并且依序将第四数据中的第七子数据以及第八子数据分别写入至第二字元线上的第七实体页面以及第八实体页面，其中在所述多个数据的顺序中第三数据以及第四数据为不连续。在本发明的一实施例中，在所述多个数据的顺序中第一数据以及第三数据为连续，在所述多个数据的顺序中第二数据以及第四数据为连续。在本发明的一实施例中，在所述多个数据的顺序中第二数据以及第三数据为连续。在本发明的一实施例中，第一数据请求指令用以指示主机系统传送欲存储在第一字元线上的对应实体页面的第一数据以及欲存储在第二字元线上的另一对应实体页面的第二数据。本发明提供一种存储器控制电路单元，用于控制可复写式非易失性存储器模块，其中可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块包括多条字元线，且所述多条字元线之中同一条字元线上的多个存储单元形成多个实体页面，所述存储器控制电路单元包括：主机接口、存储器接口以及存储器管理电路。主机接口电性连接至主机系统。存储器接口电性连接至可复写式非易失性存储器模块，且所述多个存储器子模块分别电性连接至存储器接口。存储器管理电路电性连接至主机接口以及存储器接口。存储器管理电路用以执行以下运作：传送第一数据请求指令至主机系统以取得多个数据，且所述多个数据在主机系统中是根据一顺序被排列；根据第一数据请求指令，从主机系统取得多个数据中的第一数据；于取得第一数据后，接续从主机系统取得多个数据中的第二数据；经由一第一数据总线将第一数据写入至所述多个字元线中一第一字元线上的对应实体页面；以及经由一第二数据总线将所述第二数据写入至所述多个字元线中一第二字元线上的另一对应实体页面，其中第一字元线属于所述多个存储器子模块中的第一存储器子模块，第二字元线属于所述多个存储器子模块中的第二存储器子模块，且第一数据以及第二数据在所述顺序中为不连续排列。在本发明的一实施例中，第一数据包括第一子数据以及第二子数据，第二数据包括第三子数据以及第四子数据，其中在将第一数据写入至所述多个字元线中的第一字元线上的对应实体页面的运作中，存储器管理电路依序将第一子数据以及第二子数据分别写入至第一字元线上的第一实体页面以及第二实体页面。在将第二数据写入至所述多个字元线中的第二字元线上的另一对应实体页面的运作中，存储器管理电路依序将第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面。在本发明的一实施例中，在依序将第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面的运作之后，存储器管理电路传送第二数据请求指令至主机系统。存储器管理电路根据第二数据请求指令，从主机系统取得所述多个数据中的第三数据以及第四数据。存储器管理电路依序将第三数据中的第五子数据以及第六子数据分别写入至所述第一字元线上的第五实体页面以及第六实体页面，并且依序将第四数据中的第七子数据以及第八子数据分别写入至第二字元线上的第七实体页面以及第八实体页面，其中在所述多个数据的顺序中第三数据以及第四数据为不连续。在本发明的一实施例中，在所述多个数据的顺序中第一数据以及第三数据为连续，在所述多个数据的顺序中第二数据以及第四数据为连续。在本发明的一实施例中，在所述多个数据的顺序中第二数据以及第三数据为连续。在本发明的一实施例中，第一数据请求指令用以指示主机系统传送欲存储在第一字元线上的对应实体页面的第一数据以及欲存储在第二字元线上的另一对应实体页面的第二数据。本发明提供一种存储器存储装置，包括：连接接口单元、可复写式非易失性存储器模块以及存储器控制电路单元。连接接口单元电性连接至主机系统。可复写式非易失性存储器模块包括多个存储器子模块，所述多个存储器子模块包括多条字元线且所述多条字元线之中同一条字元线上的多个存储单元形成多个实体页面。存储器控制电路单元电性连接至连接接口单元与可复写式非易失性存储器模块，且所述多个存储器子模块分别电性连接至存储器控制电路单元。存储器控制电路单元用以执行下述运作：传送第一数据请求指令至主机系统以取得多个数据，且所述多个数据在主机系统中是根据一顺序被排列；根据第一数据请求指令，从主机系统取得多个数据中的第一数据；于取得第一数据后，接续从主机系统取得多个数据中的第二数据；经由一第一数据总线将第一数据写入至所述多个字元线中一第一字元线上的对应实体页面；以及经由一第二数据总线将所述第二数据写入至所述多个字元线中一第二字元线上的另一对应实体页面，其中第一字元线属于所述多个存储器子模块中的第一存储器子模块，第二字元线属于所述多个存储器子模块中的第二存储器子模块，且第一数据以及第二数据在所述顺序中为不连续排列。在本发明的一实施例中，第一数据包括第一子数据以及第二子数据，第二数据包括第三子数据以及第四子数据，其中在将第一数据写入至所述多个字元线中的第一字元线上的对应实体页面的运作中，存储器控制电路单元依序将第一子数据以及第二子数据分别写入至第一字元线上的第一实体页面以及第二实体页面。在将第二数据写入至所述多个字元线中的第二字元线上的另一对应实体页面的运作中，存储器控制电路单元依序将第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面。在本发明的一实施例中，在依序将第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面的运作之后，存储器控制电路单元传送第二数据请求指令至主机系统。存储器控制电路单元根据第二数据请求指令，从主机系统取得所述多个数据中的第三数据以及第四数据。存储器控制电路单元依序将第三数据中的第五子数据以及第六子数据分别写入至所述第一字元线上的第五实体页面以及第六实体页面，并且依序将第四数据中的第七子数据以及第八子数据分别写入至第二字元线上的第七实体页面以及第八实体页面，其中在所述多个数据的顺序中第三数据以及第四数据为不连续。在本发明的一实施例中，在所述多个数据的顺序中第一数据以及第三数据为连续，在所述多个数据的顺序中第二数据以及第四数据为连续。在本发明的一实施例中，在所述多个数据的顺序中第二数据以及第三数据为连续。在本发明的一实施例中，第一数据请求指令用以指示主机系统传送欲存储在第一字元线上的对应实体页面的第一数据以及欲存储在第二字元线上的另一对应实体页面的第二数据。基于上述，本发明的数据写入方法、存储器控制电路单元及存储器存储装置通过下达指令以向主机系统取得不连续并且分别欲存储在不同字元线上的多个数据，由此可以避免存储器存储装置暂存大量连续的数据而耗费过多的资源，并且可以达到同时对多个字元线上的实体页面进行写入的技术效果。为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。附图说明图1是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图；图2是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及i/o装置的示意图；图3是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图；图4是根据本发明的一范例实施例所显示的存储器存储装置的概要方块图；图5是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方块图；图6是根据本发明的一范例实施例所显示的管理可复写式非易失性存储器模块的示意图；图7是根据本发明的一范例实施例所显示的数据写入方法的流程图；图8a至图8c是根据本发明的一范例实施例所显示的将多个数据分别写入至多个字元线上的实体页面的示意图；图9是根据本发明的另一范例实施例所显示的将多个数据分别写入至多个字元线上的实体页面的示意图；图10是根据本发明的另一范例实施例所显示的数据写入方法的流程图。附图标号说明：30、10：存储器存储装置31、11：主机系统110：系统总线111：处理器112：随机存取存储器113：只读存储器114：数据传输接口12：输入/输出(i/o)装置20：主机板201：随身盘202：存储卡203：固态硬盘204：无线存储器存储装置205：全球定位系统模块206：网络接口卡207：无线传输装置208：键盘209：荧幕210：喇叭32：sd卡33：cf卡34：嵌入式存储装置341：嵌入式多媒体卡342：嵌入式多芯片封装存储装置402：连接接口单元404：存储器控制电路单元406：可复写式非易失性存储器模块502：存储器管理电路504：主机接口506：存储器接口508：错误检查与校正电路510：缓冲存储器512：电源管理电路310：第一存储器子模块320：第二存储器子模块312：第一存储器子模块的第一区块面314：第一存储器子模块的第二区块面316、326：数据总线322：第二存储器子模块的第一区块面324：第二存储器子模块的第二区块面410(0)～410(n)、420(0)～420(n)、430(0)～430(n)、440(0)～440(n)：实体抹除单元步骤s701：传送第一数据请求指令至主机系统以取得多个数据，且所述多个数据在主机系统中是根据一顺序被排列的步骤步骤s703：根据第一数据请求指令，从主机系统取得所述多个数据中的第一数据，并且于取得第一数据后，接续从主机系统取得所述多个数据中的第二数据的步骤步骤s705：将第一数据写入至第一字元线上的对应实体页面的步骤步骤s707：将第二数据写入至第二字元线上的另一对应实体页面的步骤wl1、wl2、wl3、wl4：字元线p1(0)、p1(1)、p1(2)、p1(3)、p1(4)、p1(5)、p2(0)、p2(1)、p2(2)、p2(3)、p2(4)、p2(5)、p3(0)、p3(1)、p3(2)、p3(3)、p3(4)、p3(5)、p4(0)、p4(1)、p4(2)、p4(3)、p4(4)、p4(5)：实体页面data0、data1、data2、data3、data4、data5、data6、data7、data8、data9、data10、data11、data12、data13、data14、data15、data16、data17、data18、data19、data20、data21、data22、data23：子数据步骤s1001：传送第一数据请求指令至主机系统以取得多个数据，且所述多个数据在主机系统中是根据一顺序被排列的步骤步骤s1003：根据第一数据请求指令，从主机系统取得所述多个数据中的第一数据，并且于取得第一数据后，接续从主机系统取得所述多个数据中的第二数据的步骤步骤s1005：依序将第一数据的第一子数据以及第二子数据分别写入至第一字元线上的第一实体页面以及第二实体页面的步骤步骤s1007：依序将第二数据中的第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面的步骤步骤s1009：传送第二数据请求指令至主机系统的步骤步骤s1011：根据第二数据请求指令，从主机系统取得所述多个数据中的第三数据以及第四数据的步骤步骤s1013：依序将第三数据中的第五子数据以及第六子数据分别写入至第一字元线上的第五实体页面以及第六实体页面，并且依序将第四数据中的第七子数据以及第八子数据分别写入至第二字元线上的第七实体页面以及第八实体页面的步骤具体实施方式一般而言，存储器存储装置(亦称，存储器存储系统)包括可复写式非易失性存储器模块(rewritablenon-volatilememorymodule)与控制器(亦称，控制电路)。通常存储器存储装置是与主机系统一起使用，以使主机系统可将数据写入至存储器存储装置或从存储器存储装置中读取数据。图1是根据本发明的一范例实施例所显示的主机系统、存储器存储装置及输入/输出(i/o)装置的示意图。图2是根据本发明的另一范例实施例所显示的主机系统、存储器存储装置及i/o装置的示意图。请参照图1与图2，主机系统11一般包括处理器111、随机存取存储器(randomaccessmemory,ram)112、只读存储器(readonlymemory,rom)113及数据传输接口114。处理器111、随机存取存储器112、只读存储器113及数据传输接口114皆电性连接至系统总线(systembus)110。在本范例实施例中，主机系统11是通过数据传输接口114与存储器存储装置10电性连接。例如，主机系统11可经由数据传输接口114将数据存储至存储器存储装置10或从存储器存储装置10中读取数据。此外，主机系统11是通过系统总线110与i/o装置12电性连接。例如，主机系统11可经由系统总线110将输出信号传送至i/o装置12或从i/o装置12接收输入信号。在本范例实施例中，处理器111、随机存取存储器112、只读存储器113及数据传输接口114可设置在主机系统11的主机板20上。数据传输接口114的数目可以是一或多个。通过数据传输接口114，主机板20可以经由有线或无线方式电性连接至存储器存储装置10。存储器存储装置10可例如是随身盘201、存储卡202、固态硬盘(solidstatedrive,ssd)203或无线存储器存储装置204。无线存储器存储装置204可例如是近距离无线通讯(nearfieldcommunication,nfc)存储器存储装置、无线传真(wifi)存储器存储装置、蓝牙(bluetooth)存储器存储装置或低功耗蓝牙存储器存储装置(例如，ibeacon)等以各式无线通讯技术为基础的存储器存储装置。此外，主机板20也可以通过系统总线110电性连接至全球定位系统(globalpositioningsystem,gps)模块205、网络接口卡206、无线传输装置207、键盘208、荧幕209、喇叭210等各式i/o装置。例如，在一范例实施例中，主机板20可通过无线传输装置207存取无线存储器存储装置204。在一范例实施例中，所提及的主机系统为可实质地与存储器存储装置配合以存储数据的任意系统。虽然在上述范例实施例中，主机系统是以电脑系统来作说明，然而，图3是根据本发明的另一范例实施例所显示的主机系统与存储器存储装置的示意图。请参照图3，在另一范例实施例中，主机系统31也可以是数码相机、摄影机、通讯装置、音频播放器、视频播放器或平板电脑等系统，而存储器存储装置30可为其所使用的安全数码(securedigital,sd)卡32、小型快闪(compactflash,cf)卡33或嵌入式存储装置34等各式非易失性存储器存储装置。嵌入式存储装置34包括嵌入式多媒体卡(embeddedmultimediacard,emmc)341和/或嵌入式多芯片封装(embeddedmultichippackage,emcp)存储装置342等各类型将存储器模块直接电性连接于主机系统的基板上的嵌入式存储装置。图4是根据本发明的一范例实施例所显示的存储器存储装置的概要方块图。请参照图4，存储器存储装置10包括连接接口单元402、存储器控制电路单元404与可复写式非易失性存储器模块406。连接接口单元402用以将存储器存储装置10电性连接至主机系统11。在本范例实施例中，连接接口单元402是符合高速周边零件连接接口(peripheralcomponentinterconnectexpress,pciexpress)标准，且相容于快速非易失性存储器(nvmexpress)接口标准。具体而言，快速非易失性存储器接口标准为一种主机系统与存储器装置之间通讯的协议，其定义了存储器存储装置的控制器与主机系统的作业系统之间的暂存器接口、指令集与功能集，并通过对存储器存储装置的接口标准最佳化，来促进以pcie接口为主的存储器存储装置的数据存取速度与数据传输速率。然而，在另一范例实施例中，连接接口单元402亦可以是符合其他适合的标准。此外，连接接口单元402可与存储器控制电路单元404封装在一个芯片中，或者连接接口单元402是布设于一包含存储器控制电路单元404的芯片外。存储器控制电路单元404用以执行以硬件型式或韧件型式实作的多个逻辑闸或控制指令并且根据主机系统11的指令在可复写式非易失性存储器模块406中进行数据的写入、读取与抹除等运作。可复写式非易失性存储器模块406是电性连接至存储器控制电路单元404并且用以存储主机系统11所写入的数据。可复写式非易失性存储器模块406可以是单阶存储单元(singlelevelcell,slc)nand型快闪存储器模块(即，一个存储单元中可存储1个位元的快闪存储器模块)、多阶存储单元(multilevelcell,mlc)nand型快闪存储器模块(即，一个存储单元中可存储2个位元的快闪存储器模块)、多数阶存储单元(triplelevelcell，tlc)nand型快闪存储器模块(即，一个存储单元中可存储3个位元的快闪存储器模块)、其他快闪存储器模块或其他具有相同特性的存储器模块。可复写式非易失性存储器模块406中的每一个存储单元是以电压(以下亦称为临界电压)的改变来存储一或多个位元。具体来说，每一个存储单元的控制栅极(controlgate)与通道之间有一个电荷捕捉层。通过施予一写入电压至控制栅极，可以改变电荷补捉层的电子量，进而改变存储单元的临界电压。此改变存储单元的临界电压的操作亦称为“把数据写入至存储单元”或“程序化(programming)存储单元”。随着临界电压的改变，可复写式非易失性存储器模块406中的每一个存储单元具有多个存储状态。通过施予读取电压可以判断一个存储单元是属于哪一个存储状态，藉此取得此存储单元所存储的一或多个位元。在本范例实施例中，可复写式非易失性存储器模块406的存储单元会构成多个实体程序化单元，并且此些实体程序化单元会构成多个实体抹除单元。具体来说，同一条字元线上的存储单元会组成一或多个实体程序化单元。若每一个存储单元可存储2个以上的位元，则同一条字元线上的实体程序化单元至少可被分类为下实体程序化单元与上实体程序化单元。例如，一存储单元的最低有效位元(leastsignificantbit，lsb)是属于下实体程序化单元，并且一存储单元的最高有效位元(mostsignificantbit，msb)是属于上实体程序化单元。一般来说，在mlcnand型快闪存储器中，下实体程序化单元的写入速度会大于上实体程序化单元的写入速度，和/或下实体程序化单元的可靠度是高于上实体程序化单元的可靠度。在本范例实施例中，实体程序化单元为程序化的最小单元。即，实体程序化单元为写入数据的最小单元。例如，实体程序化单元为实体页面(page)或是实体扇(sector)。若实体程序化单元为实体页面，则此些实体程序化单元通常包括数据位元区与冗余(redundancy)位元区。数据位元区包含多个实体扇，用以存储使用者数据，而冗余位元区用以存储系统数据(例如，错误更正码等管理数据)。在本范例实施例中，数据位元区包含32个实体扇，且一个实体扇的大小为512位元组(byte,b)。然而，在其他范例实施例中，数据位元区中也可包含8个、16个或数目更多或更少的实体扇，并且每一个实体扇的大小也可以是更大或更小。另一方面，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。例如，实体抹除单元为实体区块(block)。图5是根据本发明的一范例实施例所显示的存储器控制电路单元的概要方块图。请参照图5，存储器控制电路单元404包括存储器管理电路502、主机接口504及存储器接口506。存储器管理电路502用以控制存储器控制电路单元404的整体运作。具体来说，存储器管理电路502具有多个控制指令，并且在存储器存储装置10运作时，此些控制指令会被执行以进行数据的写入、读取与抹除等运作。以下说明存储器管理电路502的操作时，等同于说明存储器控制电路单元404的操作。在本范例实施例中，存储器管理电路502的控制指令是以韧件型式来实作。例如，存储器管理电路502具有微处理器单元(未显示)与只读存储器(未显示)，并且此些控制指令是被烧录至此只读存储器中。当存储器存储装置10运作时，此些控制指令会由微处理器单元来执行以进行数据的写入、读取与抹除等运作。在另一范例实施例中，存储器管理电路502的控制指令亦可以程序码型式存储于可复写式非易失性存储器模块406的特定区域(例如，存储器模块中专用于存放系统数据的系统区)中。此外，存储器管理电路502具有微处理器单元(未显示)、只读存储器(未显示)及随机存取存储器(未显示)。特别是，此只读存储器具有开机码(bootcode)，并且当存储器控制电路单元404被致能时，微处理器单元会先执行此开机码来将存储于可复写式非易失性存储器模块406中的控制指令载入至存储器管理电路502的随机存取存储器中。之后，微处理器单元会运转此些控制指令以进行数据的写入、读取与抹除等运作。此外，在另一范例实施例中，存储器管理电路502的控制指令亦可以一硬件型式来实作。例如，存储器管理电路502包括微控制器、存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路。存储单元管理电路、存储器写入电路、存储器读取电路、存储器抹除电路与数据处理电路是电性连接至微控制器。存储单元管理电路用以管理可复写式非易失性存储器模块406的存储单元或其群组。存储器写入电路用以对可复写式非易失性存储器模块406下达写入指令序列以将数据写入至可复写式非易失性存储器模块406中。存储器读取电路用以对可复写式非易失性存储器模块406下达读取指令序列以从可复写式非易失性存储器模块406中读取数据。存储器抹除电路用以对可复写式非易失性存储器模块406下达抹除指令序列以将数据从可复写式非易失性存储器模块406中抹除。数据处理电路用以处理欲写入至可复写式非易失性存储器模块406的数据以及从可复写式非易失性存储器模块406中读取的数据。写入指令序列、读取指令序列及抹除指令序列可各别包括一或多个程序码或指令码并且用以指示可复写式非易失性存储器模块406执行相对应的写入、读取及抹除等操作。在一范例实施例中，存储器管理电路502还可以下达其他类型的指令序列给可复写式非易失性存储器模块406以指示执行相对应的操作。主机接口504是电性连接至存储器管理电路502并且用以接收与识别主机系统11所传送的指令与数据。也就是说，主机系统11所传送的指令与数据会通过主机接口504来传送至存储器管理电路502。在本范例实施例中，主机接口504是相容于sata标准。然而，必须了解的是本发明不限于此，主机接口504亦可以是相容于pata标准、ieee1394标准、pciexpress标准、usb标准、sd标准、uhs-i标准、uhs-ii标准、ms标准、mmc标准、emmc标准、ufs标准、cf标准、ide标准或其他适合的数据传输标准。存储器接口506是电性连接至存储器管理电路502并且用以存取可复写式非易失性存储器模块406。也就是说，欲写入至可复写式非易失性存储器模块406的数据会经由存储器接口506转换为可复写式非易失性存储器模块406所能接受的格式。具体来说，若存储器管理电路502要存取可复写式非易失性存储器模块406，存储器接口506会传送对应的指令序列。例如，这些指令序列可包括指示写入数据的写入指令序列、指示读取数据的读取指令序列、指示抹除数据的抹除指令序列、以及用以指示各种存储器操作(例如，改变读取电压准位或执行垃圾回收操作等等)的相对应的指令序列。这些指令序列例如是由存储器管理电路502产生并且通过存储器接口506传送至可复写式非易失性存储器模块406。这些指令序列可包括一或多个信号，或是在总线上的数据。这些信号或数据可包括指令码或程序码。例如，在读取指令序列中，会包括读取的辨识码、存储器地址等信息。在一范例实施例中，存储器控制电路单元404还包括错误检查与校正电路508、缓冲存储器510与电源管理电路512。错误检查与校正电路508是电性连接至存储器管理电路502并且用以执行错误检查与校正操作以确保数据的正确性。具体来说，当存储器管理电路502从主机系统11中接收到写入指令时，错误检查与校正电路508会为对应此写入指令的数据产生对应的错误更正码(errorcorrectingcode,ecc)和/或错误检查码(errordetectingcode，edc)，并且存储器管理电路502会将对应此写入指令的数据与对应的错误更正码和/或错误检查码写入至可复写式非易失性存储器模块406中。之后，当存储器管理电路502从可复写式非易失性存储器模块406中读取数据时会同时读取此数据对应的错误更正码和/或错误检查码，并且错误检查与校正电路508会依据此错误更正码和/或错误检查码对所读取的数据执行错误检查与校正操作。缓冲存储器510是电性连接至存储器管理电路502并且用以暂存来自于主机系统11的数据与指令或来自于可复写式非易失性存储器模块406的数据。电源管理电路512是电性连接至存储器管理电路502并且用以控制存储器存储装置10的电源。图6是根据本发明第一范例实施例所显示的可复写式非易失性存储器模块的概要方块图。请参照图6，可复写式非易失性存储器模块406包括第一存储器子模块310与第二存储器子模块320。例如，第一存储器子模块310与第二存储器子模块320分别地为存储器晶粒(die)。第一存储器子模块310具有第一区块面312与第二区块面314并且第二存储器子模块320具有第一区块面322与第二区块面324。第一存储器子模块310的第一区块面312具有实体抹除单元410(0)～410(n)，第一存储器子模块310的第二区块面314具有实体抹除单元420(0)～420(n)，第二存储器子模块320的第一区块面322具有实体抹除单元430(0)～430(n)，并且第二存储器子模块320的第二区块面324具有实体抹除单元440(0)～440(n)。例如，第一存储器子模块310与第二存储器子模块320是分别地通过独立的数据总线316与数据总线326电性连接至存储器控制电路单元404。基此，存储器管理电路502可以平行(parallel)方式将数据通过数据总线316与数据总线326写入至第一存储器子模块310与第二存储器子模块320。然而，必须了解的是，在本发明另一范例实施例中，第一存储器子模块310与第二存储器子模块320亦可仅通过1个数据总线与存储器控制电路单元404电性连接。在此，存储器管理电路502可以交错(interleave)方式将数据通过单一数据总线写入至第一存储器子模块310与第二存储器子模块320。特别是，第一存储器子模块310与第二存储器子模块320可以分别包括多条字元线，而同一条字元线上的多个存储单元会形成多个实体页面。第一存储器子模块310与第二存储器子模块320的每一实体抹除单元分别具有多数个实体页面，其中属于同一个实体抹除单元的实体页面可被独立地写入且被同时地抹除。例如，每一实体抹除单元是由128个实体页面所组成。然而，必须了解的是，本发明不限于此，每一实体抹除单元是可由64个实体页面、256个实体页面或其他任意个实体页面所组成。更详细来说，实体抹除单元为抹除的最小单位。亦即，每一实体抹除单元含有最小数目之一并被抹除的存储单元。实体页面为程序化的最小单元。即，实体页面为写入数据的最小单元。然而，必须了解的是，在本发明另一范例实施例中，写入数据的最小单位亦可以是扇区(sector)或其他大小。每一实体页面通常包括数据位元区与冗余位元区。数据位元区用以存储使用者的数据，而冗余位元区用以存储系统的数据(例如，错误检查与校正码)。需注意的是，在另一范例实施例中，一个实体抹除单元亦可以是指一个实体地址、一个实体程序化单元或由多个连续或不连续的实体地址组成。值得一提的是，虽然本发明范例实施例是以包括2个存储器子模块的可复写式非易失性存储器模块406为例来描述，但本发明不限于此。在本范例实施例中，存储器管理电路502可以下达数据请求指令给主机系统11。此数据请求指令用以指示主机系统11传送欲存储在可复写式非易失性存储器模块406中的一字元线上的对应实体页面的第一数据以及欲存储在可复写式非易失性存储器模块406中的另一字元线上的另一对应实体页面的第二数据。其中，上述用于写入第一数据的字元线是属于一第一存储器子模块，上述用于写入第二数据的字元线是属于一第二存储器子模块，第一存储器子模块不同于第二存储器子模块。第一数据以及第二数据可以是多个连续数据之中两个互不连续数据。也就是说，在本范例实施例中，存储器管理电路502可以不需按照数据原本的排列顺序来取得所有的数据，而是可以依照数据实际存储在实体页面中的位置，下达数据请求指令给主机系统11以直接取得对应的数据来进行写入。藉此，存储器管理电路502可以不需要取得所有的数据并且将所有的数据暂存在缓冲存储器510后再进行数据的挑选，而是直接向主机系统11取得目前写入所需的数据，故可以降低缓冲存储器510的使用量。图7是根据本发明的一范例实施例所显示的数据写入方法的流程图。请参照图7，在步骤s701中，存储器管理电路502传送至少一第一数据请求指令至主机系统11以取得多个数据中的第一数据与第二数据，所述多个数据在主机系统中是根据一顺序被排列，且第一数据以及第二数据在所述多个数据中的顺序为不连续排列。其中所述第一数据请求指令用以指示主机系统11传送欲存储在第一字元线上的对应实体页面的第一数据以及欲存储在第二字元线上的另一对应实体页面的第二数据。在步骤s703中，存储器管理电路502根据第一数据请求指令，从主机系统11取得多个数据中的第一数据，并且于取得第一数据后，接续从主机系统11取得所述多个数据中的第二数据。之后，在步骤s705中，存储器管理电路502将第一数据写入至第一字元线上的对应实体页面。最后在步骤s707中，存储器管理电路502将第二数据写入至第二字元线上的另一对应实体页面。特别是，所述第一字元线属于一第一存储器子模块，所述第二字元线属于一第二存储器子模块，第一存储器子模块不同于第二存储器子模块。以下以更详细的实施例来说明本案数据写入方法的数据写入过程。图8a至图8c是根据本发明的一范例实施例所显示的将多个数据分别写入至多个字元线上的实体页面的示意图。请参照图8a至图8c，在本范例实施例中，假设可复写式非易失性存储器模块406是三维(three-dimension，3d)nand型快闪存储器模块，且可复写式非易失性存储器模块406中的每一条字元线上的存储单元可形成四个实体页面。如图8a所示，可复写式非易失性存储器模块406中例如可以包括属于一第一存储器子模块的字元线wl1(亦称为，第一字元线)以及属于一第二存储器子模块的字元线wl2(亦称为，第二字元线)。字元线wl1上的存储单元形成实体页面p1(0)～p1(3)，且字元线wl2上的存储单元形成实体页面p2(0)～p2(3)。需说明的是，在此假设存储器管理电路502要将多个连续数据写入至字元线wl1以及字元线wl2上的实体页面中。所述多个连续数据包括第一数据、第二数据、第三数据以及第四数据，且所述多个数据的排列顺序依序为第一数据、第三数据、第二数据以及第四数据。其中，其中第一数据包括子数据data0以及子数据data1，第三数据包括子数据data2以及子数据data3，第二数据包括子数据data4以及子数据data5，第四数据包括子数据data6以及子数据data7。也就是说，以子数据的角度来看，子数据的排列顺序依序为子数据data0、子数据data1、子数据data2、子数据data3、子数据data4、子数据data5、子数据data6以及子数据data7。当存储器管理电路502要对字元线wl1以及字元线wl2上的实体页面进行平行地写入时，存储器管理电路502会传送至少一数据请求指令(亦称为，第一数据请求指令)至主机系统11以请求主机系统11传送欲存储在字元线wl1上的实体页面p1(0)以及实体页面p1(1)的数据以及欲存储在字元线wl2上的实体页面p2(0)以及实体页面p2(1)的数据。接着，请参照图8b，存储器管理电路502会根据上述的第一数据请求指令，从主机系统11取得多个连续数据中的第一数据以及第二数据。第一数据包括欲写入至字元线wl1上的实体页面p1(0)中的子数据data0(亦称为，第一子数据)以及欲写入至字元线wl1上的实体页面p1(1)中的子数据data1(亦称为，第二子数据)。第二数据包括欲写入在字元线wl2上的实体页面p2(0)中的子数据data4(亦称为，第三子数据)以及欲写入在字元线wl2上的实体页面p2(1)中的子数据data5(亦称为，第四子数据)。也就是说，第一数据请求指令是用以取得在多个连续数据中互不连续的第一数据以及第二数据。之后，存储器管理电路502可以依序将子数据data0以及子数据data1分别写入至实体页面p1(0)(亦称为，第一实体页面)以及实体页面p1(1)(亦称为，第二实体页面)。类似地，存储器管理电路502可以依序将子数据data4以及子数据data5分别写入至实体页面p2(0)(亦称为，第三实体页面)以及实体页面p2(1)(亦称为，第四实体页面)。之后，存储器管理电路502可以再传送至少一数据请求指令(亦称为，第二数据请求指令)至主机系统11以请求主机系统11传送欲存储在字元线wl1上的实体页面p1(2)以及实体页面p1(3)中的数据以及欲存储在字元线wl2上的实体页面p2(2)以及实体页面p2(3)中的数据。请参照图8c，存储器管理电路502可以根据上述的第二数据请求指令，从主机系统11取得多个连续数据中的第三数据以及第四数据。第三数据包括用以写入字元线wl1上的实体页面p1(2)的子数据data2(亦称为，第五子数据)以及用以写入字元线wl1上的实体页面p1(3)的子数据data3(亦称为，第六子数据)。第四数据包括用以写入字元线wl2上的实体页面p2(2)的子数据data6(亦称为，第七子数据)以及用以写入在字元线wl2上的实体页面p2(3)的子数据data7(亦称为，第八子数据)。也就是说，第二数据请求指令是用以取得在多个连续数据中互不连续的第三数据以及第四数据。之后，存储器管理电路502可以依序将子数据data2以及子数据data3分别写入至实体页面p1(2)(亦称为，第五实体页面)以及实体页面p1(3)(亦称为，第六实体页面)。类似地，存储器管理电路502可以依序将子数据data6以及子数据data7分别写入至实体页面p2(2)(亦称为，第七实体页面)以及实体页面p2(3)(亦称为，第八实体页面)中。特别是，在经由上述的写入后，存储在字元线wl(1)中最末端的实体页面p1(2)～p1(3)的第三数据是会接续存储在字元线wl(2)中起始的实体页面p2(0)～p2(1)的第二数据。也就是说，在经由上述写入操作后，数据会依序地存储在字元线wl1与字元线wl2中。然而需注意的是，本发明并不用于限制一字元线上的实体页面的数目。在其他实施例中，一条字元线可以包括更多或更少的实体页面。图9是根据本发明的另一范例实施例所显示的将多个数据分别写入至多个字元线上的实体页面的示意图。请参照图9，在本范例实施例中，假设可复写式非易失性存储器模块406是三维(three-dimension，3d)nand型快闪存储器模块，且可复写式非易失性存储器模块406中的每一条字元线上的存储单元形成六个实体页面。如图9所示，可复写式非易失性存储器模块406中例如可以包括字元线wl1、字元线wl2、字元线wl3以及字元线wl4。字元线wl1上的存储单元形成实体页面p1(0)～p1(5)，字元线wl2上的存储单元形成实体页面p2(0)～p2(5)，字元线wl3上的存储单元形成实体页面p3(0)～p3(5)，并且字元线wl4上的存储单元形成实体页面p4(0)～p4(5)。其中，字元线wl1、字元线wl2、字元线wl3以及字元线wl4分别属于不同的存储器子模块。例如，字元线wl1属于一第一存储器子模块，字元线wl2属于一第二存储器子模块、字元线wl3属于一第三存储器子模块以及字元线wl4属于一第四存储器子模块。当存储器管理电路502要对字元线wl1、字元线wl2、字元线wl3以及字元线wl4上的实体页面进行平行地写入时，存储器管理电路502会传送至少一数据请求指令至主机系统11以请求主机系统11传送欲存储在字元线wl1上的实体页面p1(0)～p1(1)中的数据、欲存储在字元线wl2上的实体页面p2(0)～p2(1)中的数据、欲存储在字元线wl3上的实体页面p3(0)～p3(1)中的数据以及欲存储在字元线wl4上的实体页面p4(0)～p4(1)中的数据。存储器管理电路502可以根据发送至主机系统11的数据请求指令，从主机系统11取得欲写入至字元线wl1上的实体页面p1(0)～p1(1)中的子数据data0以及子数据data1、欲写入至字元线wl2上的实体页面p2(0)～p2(1)中的子数据data6以及子数据data7、欲写入字元线wl3上的实体页面p3(0)～p3(1)中的子数据data12以及子数据data13以及欲写入字元线wl4上的实体页面p4(0)～p4(1)中的子数据data18以及子数据data19。之后，存储器管理电路502可以依序将子数据data0、子数据data1、子数据data6、子数据data7、子数据data12、子数据data13、子数据data18以及子数据data19分别写入至实体页面p1(0)、实体页面p1(1)、实体页面p2(0)、实体页面p2(1)、实体页面p3(0)、实体页面p3(1)、实体页面p4(0)以及实体页面p4(1)中。之后，存储器管理电路502会再传送至少一数据请求指令至主机系统11以请求主机系统11传送欲存储在字元线wl1上的实体页面p1(2)～p1(3)中的数据、欲存储在字元线wl2上的实体页面p2(2)～p2(3)中的数据、欲存储在字元线wl3上的实体页面p3(2)～p3(3)中的数据以及欲存储在字元线wl4上的实体页面p4(2)～p4(3)中的数据。存储器管理电路502可以根据发送至主机系统11的数据请求指令，从主机系统11取得欲写入至字元线wl1上的实体页面p1(2)～p1(3)中的子数据data2以及子数据data3、欲写入至字元线wl2上的实体页面p2(2)～p2(3)中的子数据data8以及子数据data9、欲写入至字元线wl3上的实体页面p3(2)～p3(3)中的子数据data14以及子数据data15以及欲写入至字元线wl4上的实体页面p4(2)～p4(3)中的子数据data20以及子数据data21。之后，存储器管理电路502可以依序将子数据data2、子数据data3、子数据data8、子数据data9、子数据data14、子数据data15、子数据data20以及子数据data21分别写入至实体页面p1(2)、实体页面p1(3)、实体页面p2(2)、实体页面p2(3)、实体页面p3(2)、实体页面p3(3)、实体页面p4(2)以及实体页面p4(3)中。之后，存储器管理电路502可以再传送至少一数据请求指令至主机系统11以请求主机系统11传送欲存储在字元线wl1上的实体页面p1(4)～p1(5)中的数据、欲存储在字元线wl2上的实体页面p2(4)～p2(5)中的数据、欲存储在字元线wl3上的实体页面p3(4)～p3(5)中的数据以及欲存储在字元线wl4上的实体页面p4(4)～p4(5)中的数据。存储器管理电路502可以根据发送至主机系统11的数据请求指令，从主机系统11取得欲写入至字元线wl1上的实体页面p1(4)～p1(5)中的子数据data4以及子数据data5、欲写入至字元线wl2上的实体页面p2(4)～p2(5)中的子数据data10以及子数据data11、欲写入至字元线wl3上的实体页面p3(4)～p3(5)中的子数据data16以及子数据data17以及欲写入至字元线wl4上的实体页面p4(4)～p4(5)中的子数据data22以及子数据data23。之后，存储器管理电路502可以依序将子数据data4、子数据data5、子数据data10、子数据data11、子数据data16、子数据data17、子数据data22以及子数据data23分别写入至实体页面p1(4)、实体页面p1(5)、实体页面p2(4)、实体页面p2(5)、实体页面p3(4)、实体页面p3(5)、实体页面p4(4)以及实体页面p4(5)中。特别是，上述子数据彼此之间的顺序关系依序为子数据data0、子数据data1、子数据data2、子数据data3、子数据data4、子数据data5、子数据data6、子数据data7、子数据data8、子数据data9、子数据data10、子数据data11、子数据data12、子数据data13、子数据data14、子数据data15、子数据data16、子数据data17、子数据data18、子数据data19、子数据data20、子数据data21、子数据data22以及子数据data23。由上述的内容可知，存储器管理电路502每次可以从主机系统11取得不连续数据来对各个字元线进行写入。此外，由图9的内容可知，在执行完上述的写入操作后，存储在字元线wl2上的实体页面p2(0)～p2(1)的子数据data6与data7是接续于存储在字元线wl1上的实体页面p1(4)～p1(5)的子数据data4与data5。存储在字元线wl3上的实体页面p3(0)～p3(1)的子数据data12与data13是接续于存储在字元线wl2上的实体页面p2(4)～p2(5)的子数据data10与data11。存储在字元线wl4上的实体页面p4(0)～p4(1)的子数据data18与data19是接续于存储在字元线wl3上的实体页面p3(4)～p3(5)的子数据data16与data17。图10是根据本发明的另一范例实施例所显示的数据写入方法的流程图。请参照图10，在步骤s1001中，存储器管理电路502传送第一数据请求指令至主机系统11以取得多个数据中的第一数据与第二数据，所述多个数据在主机系统中是根据一顺序被排列，且第一数据以及第二数据在所述多个数据中的顺序为不连续排列。其中第一数据请求指令用以指示所述主机系统传送用以存储在第一字元线上的对应实体页面的第一数据以及用以存储在第二字元线上的另一对应实体页面的第二数据。在步骤s1003中，存储器管理电路502根据第一数据请求指令，从主机系统11取得所述多个数据中的第一数据，并且于取得第一数据后，接续从主机系统11取得所述多个数据中的第二数据。在步骤s1005中，存储器管理电路502依序将第一数据的第一子数据以及第二子数据分别写入至第一字元线上的第一实体页面以及第二实体页面。在步骤s1007中，存储器管理电路502依序将第二数据中的第三子数据以及第四子数据分别写入至第二字元线上的第三实体页面以及第四实体页面。在步骤s1009中，存储器管理电路502传送第二数据请求指令至主机系统11。在步骤s1011中，存储器管理电路502根据第二数据请求指令，从主机系统11取得多个数据中的第三数据以及第四数据，其中第三数据以及第四数据在所述多个数据中的顺序为不连续，第一数据以及第三数据在所述多个数据中的顺序为连续的，第二数据以及第四数据在所述多个数据中的顺序为连续的。在步骤s1013中，存储器管理电路502依序将第三数据中的第五子数据以及第六子数据分别写入至第一字元线上的第五实体页面以及第六实体页面，并且依序将第四数据中的第七子数据以及第八子数据分别写入至第二字元线上的第七实体页面以及第八实体页面。特别是，所述第一字元线属于一第一存储器子模块，所述第二字元线属于一第二存储器子模块，第一存储器子模块不同于第二存储器子模块。需注意的是，假设第一字元线上的第五实体页面以及第六实体页面为第一字元线上的最后两个实体页面，则在所述多个数据中的顺序中第五实体页面以及第六实体页面所存储的第二数据会是接续于第二字元线上起始的两个实体页面(即，上述的第三实体页面以及的四实体页面)所存储的第三数据。综上所述，本发明的数据写入方法、存储器控制电路单元及存储器存储装置可以下达指令以向主机系统取得不连续并且分别存储在不同字元线上的多个数据，藉此可以避免存储器存储装置暂存大量连续的数据而耗费过多的资源，并且可以达到同时对多个字元线上的实体页面进行写入的技术效果。虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属
技术领域：
：中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视后附的权利要求书所界定的为准。当前第1页12当前第1页12