感测放大器构造的制作方法

本文所揭示的实施例涉及感测放大器。

背景技术：

存储器是一种类型的集成电路系统，并且用于计算机系统中以存储数据。存储器可以被制造成单独存储器单元的一个或多个阵列。存储器单元可以使用位线(也可以被称为数位线、数据线、感测线或数据/感测线)和接入线(也可以被称为字线)写入存储器或从所述存储器读取。位线可以沿着阵列的列导电地将存储器单元互连，并且接入线可以沿着阵列的行导电地将存储器单元互连。可以通过位线和接入线的组合来唯一地对每个存储器单元进行寻址。

存储器单元可以是易失性的或非易失性的。非易失性存储器单元可以存储数据延长的时间段，包含当计算机关闭时存储数据。易失性存储器消散并且因此需要被刷新/重新写入，在许多情况下每秒多次。无论如何，存储器单元被配置成在至少两种可选择的不同状态下保留或存储存储器。在二进制系统中，状态被认为是“0”或“1”。在其它系统中，至少一些单独存储器单元可以被配置成存储两个以上水平或状态的信息。

场效应晶体管是一种类型的可以用于存储器单元中的电子部件。这些晶体管包括其间具有半导体沟道区域的一对导电源极/漏极区域。导电栅极与沟道区域相邻并且通过薄栅极绝缘体将其分开。施加到栅极的适合的电压允许电流从源极/漏极区域中的一个通过沟道区域流到另一个。当从栅极移除电压时，在很大程度上防止电流流过沟道区域。场效应晶体管还可以包含附加结构，例如作为栅极绝缘体与导电栅极之间的栅极构造的一部分的可逆的可编程电荷存储/阱区域。

与存储器单元相关联的一个电子部件是感测放大器。这些装置通常与阵列内的存储器单元的列的一或多个位线电耦合。感测放大器至少部分用于检测存储器单元中存储了什么值并且报告在感测放大器的输出端处放大的那个值。

附图说明

图1是示出根据本发明的实施例的感测放大器构造的非结构性图解示意图。

图2是根据图1示意图部分和本发明的实施例的感测放大器构造的图解垂直截面视图。

图3是通过图2中的线3-3截取的截面视图。

图4是通过图2中的线4-4截取的截面视图。

图5是通过图2中的线5-5截取的截面视图。

图6是根据图1示意图部分和本发明的实施例的感测放大器构造的图解垂直截面视图。

图7是通过图6中的线7-7截取的截面视图。

图8是根据本发明的实施例的感测放大器构造的非结构性图解示意图。

图9是根据本发明的实施例的感测放大器构造的非结构性图解示意图。

图10是根据本发明的实施例的感测放大器构造和相关联电路系统的非结构性图解示意图。

图11是结合根据示意图图10和本发明的实施例的感测放大器构造的构造的图解混合垂直截面视图和示意图。

图12是结合根据示意图图10和本发明的实施例的感测放大器构造的构造的图解混合垂直截面视图和示意图。

具体实施方式

参考图1-5描述了根据本发明的感测放大器构造的第一实例实施例。图1是示出在基本上无结构的情况下实例感测放大器12的图解示意图，而图2-5示出了具体实例感测放大器构造12。如下文更多描述的，图1示意性地示出了与感测放大器12相关联的电路系统部件。图1-5中示出的实例感测放大器构造12是基于锁存器的感测放大器，并且更具体地锁存器电压感测放大器。然而，还如下文更多描述的，根据本发明设想了替代性感测放大器。

构造12包括第一n型晶体管nt1和在高度上在所述第一n型晶体管nt1外延伸的第二n型晶体管nt2。在此文档中，除非另外指明，否则“在高度上(地)”、“较高”、“上部”、“下部”、“顶部”、“顶上”、“底部”、“上方”、“下面”、“下方”、“上”和“下”通常参考竖直方向。进一步地，如本文中所使用的，“竖直”和“水平”通常是指相对于彼此的垂直方向，与三维空间中的衬底朝向无关。而且，此文档中的“在高度上延伸”涵盖竖直到与竖直线不超过45°的范围。构造12将处于基部衬底(未示出)上方。基部衬底可以包含传导性/导体/导电(即，在本文中电性地)、半导电、或绝缘性/绝缘体/绝缘(即，在本文中电性地)材料。

第一晶体管nt1包括沿着第一栅极20延伸的第一半导体材料柱18，并且包括在高度上处于第一晶体管顶部n型源极/漏极区域22与第一晶体管底部n型源极/漏极区域24之间第一沟道区域21。栅极绝缘体(未示出)将处于附图中每个沟道区域与每个晶体管的每个栅极之间，但为了简化和清楚起见未在附图中示出。第二晶体管nt2包括沿着第二栅极28延伸的第二半导体材料柱26，并且包括在高度上处于第二晶体管顶部n型源极/漏极区域30与第二晶体管底部n型源极/漏极区域32之间的第二沟道区域29。尽管可以使用任何一或多个替代性形状，但是第一半导体材料柱18和第二半导体材料柱26中的每一个被示出为具有圆形水平截面，并且柱18和26不需要具有相同的水平横截面形状。在一个实施例中，第二半导体材料柱26处于第一半导体材料柱18正上方。在此文档中，“正上方”要求第一半导体材料柱和第二半导体材料柱相对于彼此至少一些侧向重叠(即，水平地)。进一步地，“上方”不在“直接”之后的使用仅要求第二半导体材料柱的一些部分在高度上处于第一半导体材料柱外(即，不管是否存在两个柱的任何侧向重叠)。在一个实施例中并且如所示出的，第一半导体材料柱18和第二半导体材料柱26纵向同轴。在描绘的图2实施例中，半导体材料柱18和26被示出为具有相同的高度和宽度，尽管无需如此。

构造12包含第三p型晶体管pt3和在高度上相对于第三p型晶体管pt3向外延伸的第四p型晶体管pt4。第三晶体管pt3包括沿着第三栅极38延伸的第三半导体材料柱36，并且包括在高度上处于第三晶体管顶部p型源极/漏极区域40与第三晶体管底部p型源极/漏极区域42之间的第三沟道区域39。第四晶体管pt4包括沿着第四栅极46延伸的第四半导体材料柱44，并且包括在高度上处于第四晶体管顶部p型源极/漏极区域48与第四晶体管底部p型源极/漏极区域50之间的第四沟道区域47。在一个实施例中，第四半导体材料柱44处于第三半导体材料柱36正上方，并且在一个实施例中，如所示出的，此些第三半导体材料柱和第四半导体材料柱纵向同轴。

可以使用用于柱18、26、36和44的任何适合的半导体材料，如作为实例的掺杂多晶硅。源极/漏极区域24、22、32、30、42、40、50和48将被适当地掺杂以使此些区域导电。沟道区域21、29、39和47将被适当地掺杂以使此些区域适当地半导电以作为如由栅极电压所确定的对应晶体管沟道操作。栅极20、28、38和46任选地被示出为完全环绕其对应的沟道区域，并且无论如何可以包括任何适合的一或多种导电材料。

在一个实施例中并且如所示出的，第三半导体材料柱36与第一半导体材料柱18间隔开，并且在一个实施例中，第四半导体材料柱44与第二半导体材料柱26间隔开。在一个实施例中，第三半导体材料柱36和第一半导体材料柱18相对于彼此沿着共同的高度延伸(即，在穿过柱36和柱18两者的某一水平面上存在柱36和柱18相对于彼此的至少一些高度重叠)。在一个实施例中，第三半导体材料柱36和第一半导体材料柱18相对于彼此在高度上重合(即，此些柱具有相同立面厚度并且沿着相同的共同高度延伸，例如图2中的e1)。在一个实施例中，第四半导体材料柱44和第二半导体材料柱26相对于彼此沿着共同的高度延伸，并且在一个实施例中，如所示出的，相对于共同高度e2在高度上相对于彼此重合。在一个实施例中，第一半导体材料柱、第二半导体材料柱、第三半导体材料柱和第四半导体材料柱竖直延伸或在竖直线的10°内延伸。

构造12包括较低电压激活线52，其电耦合到第一晶体管nt1的顶部源极/漏极区域22和第二晶体管nt2的底部源极/漏极区域32中的每一个。在此文档中，区域/材料/部件相对于彼此“电耦合”，前提条件是在正常操作中，电流能够持续从一个区域/材料/部件流动到另一个区域/材料/部件并且当足够的亚原子正电荷和/或负电荷生成时主要通过使亚原子正电荷和/或负电荷移动来实现此流动。另一个电子部件可以处于区域/材料/部件之间并且电耦合到所述区域/材料/部件。相比之下，当区域/材料/部件被称为“直接电耦合”时，没有介入电子部件(例如，没有二极管、晶体管、电阻器、换能器、开关、熔断器等)处于直接电耦合的区域/材料/部件之间。构造12还包含较高电压激活线54，其电耦合到第三晶体管pt3的顶部源极/漏极区域40和第四晶体管pt4的底部源极/漏极区域50中的每一个。在此文档的上下文中，相对于“较低电压”和“较高电压”的“较低”和“较高”仅是相对于激活线52和54相对于彼此的相对电压并且不相对于相对高度位置。仅通过举例的方式，集成电路系统构造将被提供为将被本领域技术人员认识以提供此些电压，其中实例较低电压为-0.5v到1.5v并且实例较高电压范围为0.6v到1.5v。

在一个实施例中并且如所示出的，较低电压激活线52在高度上处于第一晶体管nt1的顶部源极/漏极区域22与第二晶体管nt2的底部源极/漏极区域32之间，并且在一个实施例中，顶部源极/漏极区域22直接抵靠较低电压激活线52的底表面56，并且底部源极/漏极区域32直接抵靠较低电压激活线52的顶表面58。在此文档中，当存在所陈述的材料、区域或结构相对于彼此的至少一些物理触及接触时，材料、区域或结构“直接抵靠”另一材料、区域或结构。相比之下，“上面”、“之上”、“相邻”、“沿着”和“抵靠”不在“直接”之后涵盖“直接抵靠”以及介入的一或多种材料、一或多个区域、或一或多个结构导致所陈述的材料、区域或结构相对于彼此的无物理触及接触的构造。在一个实施例中，较高电压激活线54在高度上处于第三晶体管pt3的顶部源极/漏极区域40与第四晶体管pt4的底部源极/漏极区域50之间，并且在一个实施例中，顶部源极/漏极区域40直接抵靠较高电压激活线54的底表面60，并且底部源极/漏极区域50直接抵靠较高电压激活线54的顶表面62。

构造12还包括第一下部导体66，所述第一下部导体分别将第一晶体管nt1和第三晶体管pt3的栅极20和38直接电耦合在一起。构造12包含第二上部导体68，所述第二上部导体分别将第二晶体管nt2和第三晶体管pt4的顶部源极/漏极区域30和48直接电耦合在一起。第一导体66直接电耦合到第二上部导体68(例如，通过栅极20的导电材料、导体69和导体70)。第三下部导体72分别将第一晶体管nt1和第三晶体管pt3的底部源极/漏极区域24和42直接电耦合在一起。构造12包括第四上部导体74，所述第四上部导体分别将第二晶体管nt2和第四晶体管pt4的栅极28和46直接电耦合在一起。第三导体72直接电耦合到第四导体74(例如，通过导体76、导体77和栅极46的导电材料)。在一个实施例中，第一下部导体66在第三下部导体72上方，并且在一个实施例中，第二上部导体68在第四上部导体74上方。

在一个实施例中，第一导体66、第二导体68、第三导体72和第四导体74包括金属材料。在此文档的上下文中，“金属材料”是元素金属、两种或两种以上元素金属的混合物或合金以及任何导电金属化合物中的任何一种或组合。在一个实施例中，第一下部导体69通过包括导电掺杂半导体材料(例如，多晶硅)的柱例如所描绘的柱70至少部分地直接电耦合到第二上部导体68。在一个实施例中，第三下部导体72通过包括导电掺杂半导体材料的例如如由可以是导电掺杂多晶硅的导体76示出的柱至少部分地直接电耦合到第四上部导体74。实例导体63(例如，导电掺杂多晶硅)和导体65(例如，金属材料)通过举例的方式被示出为在高度上从导体77向上延伸。

在一个实施例中，第一导体、第二导体、第三导体和第四导体包括水平延伸的金属材料，其中第一下部导体通过包括导电掺杂半导体材料(例如，70)的竖直延伸的柱至少部分地直接电耦合到第二上部导体，并且第三下部导体通过包括导电掺杂半导体材料(例如，76)的另一个竖直延伸的柱至少部分地直接电耦合到第四上部导体。

固态介电材料(未示出)可以包围图2-5构造的各个部分。

在上述实例实施例中，较低电压激活线52在高度上处于第一晶体管的顶部源极/漏极区域与第二晶体管的底部源极/漏极区域之间。此外，较高电压激活线54在高度上处于第三晶体管的顶部源极/漏极区域与第四晶体管的底部源极/漏极区域之间。参考图6和7示出和描述了替代性实例感测放大器构造12a，其中此些感测放大器构造都不存在。在适当的情况下使用了来自上述实施例的相似标记，用后缀“a”或不同标记指示一些构造差异。第二半导体材料柱26a处于第一半导体材料柱18a正上方，第一半导体材料柱18a的顶部78直接抵靠第二半导体材料柱26a的底部79。第一晶体管nt1的顶部源极/漏极区域22a和第二晶体管nt2的底部源极/漏极区域32a包括第一晶体管nt1和第二晶体管nt2的共同的相同共享源极/漏极区域80。较低电压激活线52a直接抵靠第一晶体管nt1和第二晶体管nt2的共享源极/漏极区域80的侧表面，并且任选地被示出为完全环绕共享源极/漏极区域80。

类似地，第四半导体材料柱44a处于第三半导体材料柱36a正上方。第三半导体材料柱36a的顶部82直接抵靠第四半导体材料柱44a的底部84。第三晶体管pt3的顶部源极/漏极区域40a和第四晶体管pt4的底部源极/漏极区域50a包括第三晶体管pt3和第四晶体管pt4的共同的相同共享源极/漏极区域86。较高电压激活线54a直接抵靠第三晶体管pt3和第四晶体管pt4的共享源极/漏极区域86的侧表面，并且任选地被示出为完全环绕共享源极/漏极区域86。设想了替代性构造。例如并且仅通过举例的方式，晶体管对nt1/nt2和pt3/pt4中的一对可以具有图2和3的构造，并且另一对具有图6和7的构造。可以使用如所示出的和/或描述的任何其它一或多个属性或一或多个方面。

参考图1，感测放大器12示意图外围的实例电路系统被示出为可能在具有对比位线的存储器电路系统中实施，例如折叠位线架构中的位线bl-t(真实)和bl-c(补充(compliment))。列选择晶体管cs与每个bl-t和bl-c连接并且延伸到读/写控制逻辑电路系统r/wcl。还示出了包括平衡晶体管88的实例平衡电路系统87。通过举例的方式，较高电压激活线54通过晶体管89连接到vdd，并且较低电压激活线52通过晶体管90连接到vss，并且线52和54可以是全局信号线。然而并且无论如何，感测放大器构造12可能相对于其它存储器电路系统和/或非存储器电路系统使用。

上述实施例是关于实例锁存器电压感测放大器构造。然而，可以使用其它锁存器或基于非锁存器的感测放大器构造，例如如关于图8中的感测放大器12b和图9中的感测放大器12c所示出的。在适当的情况下使用了来自上述实施例的相似标记，分别用后缀“b”和“c”并且用不同字母指代来指示一些差异。图9示出了实例基于锁存器的感测放大器，所述基于锁存器的感测放大器是电流控制的锁存器感测放大器，而图8示出了基于非锁存器的感测放大器，所述基于非锁存器的感测放大器是差分电压感测放大器。此些构造中的一个或多个可以具有如上所述的替代性实施例第一导体、第二导体、第三导体和/或第四导体，或者可以不包含所有此些导体，并且此些导体可以以不同的方式进行构造和/或在高度上相对于彼此布置以实现对应的示意性电耦合互连。可以在图8和9的实施例中使用如所示出的和/或描述的任何其它一或多个属性或一或多个方面。

除了参考图1、8和9的示意图示出和描述的那些感测放大器构造之外并且不管是否存在或仍有待开发，可以使用其它感测放大器构造。无论如何并且在一个实施例中，感测放大器构造包括第一n型晶体管和在所述第一n型晶体管上方的第二n型晶体管。还包含第三p型晶体管和在所述第三p型晶体管上方的第四p型晶体管。较低电压激活线电耦合到n型源极/漏极区域，所述n型源极/漏极区域在高度上处于所述第一n型晶体管和所述第二n型晶体管的对应栅极之间。较高电压激活线电耦合到p型源极/漏极区域，所述p型源极/漏极区域在高度上处于所述第三p型晶体管和所述第四p型晶体管的对应栅极之间。在一个实施例中，第一晶体管、第二晶体管、第三晶体管和第四晶体管各自是竖直的或在竖直线的10°内。在此文档中，相对于场效应晶体管“竖直”是参考晶体管的沟道长度的朝向，电流在操作中沿着所述朝向在源极/漏极区域之间流动。无论如何，可以使用如所示出的和/或描述的任何其它一或多个属性或一或多个方面。

如所陈述的，如上所述的实例感测放大器可以用于任何存在或仍有待开发的电路系统中，包含存储器电路系统和非存储器电路系统。参考图10中的两个晶体管一个电容器(2t-1c)配置100示意性地示出和描述了感测放大器12的一个实例实施方式。为了清楚起见，图10中未示出来自图1的平衡晶体管、列选择晶体管、较高电压和较低电压激活线晶体管。尽管图10示出了关于感测放大器构造12，但是可能可替代地或另外地使用如本文所提及的其它感测放大器构造。

实例2t-1c存储器单元202具有两个晶体管t1和t2以及电容器cap。t1的源极/漏极区域与电容器cap的第一节点连接，并且t1的其它源极/漏极区域与第一比较位线(例如，bl-t)连接。t1的栅极与字线wl连接。t2的源极/漏极区域与电容器cap的第二节点连接，并且t2的其它源极/漏极区域与第二比较位线(例如，bl-c)连接。t2的栅极与字线wl连接。比较位线bl-t和bl-c分别延伸到导体65和68，所述导体可以将两个位线的电气特性进行比较以确定存储器单元202的存储器状态。可以使用如所示出的和/或描述的任何其它一或多个属性或一或多个方面。

图11示出了示意图图10的实例2t-1c存储器单元构造200，第二分层254在第一分层252上面并且倒置使得比较位线bl-t和bl-c可以在分层之间共享。感测放大器构造12被示出为处于分层254和252下面，尽管此些可以在分层252和254上方或旁边。第一分层252包括存储器单元202a，并且第二分层254包括存储器单元202b。存储器单元202b包括第一晶体管t1b和第二晶体管t2b，并且存储器单元202a包括第一晶体管t1a和第二晶体管t2a。再次，栅极绝缘体(为了附图一致性未示出)将处于对应栅极与沟道区域之间。存储器单元202b和202a包括对应地电容器cap-b和cap-a。cap-b包括由电容器绝缘体225分开的导电电容器电极220和230。cap-a包括由电容器绝缘体245分开的导电电容器电极240和250。字线wl1延伸跨过存储器单元202a并且是所述存储器单元的一部分。字线wl2延伸跨过存储器单元202b并且是所述存储器单元的一部分。可以使用如所示出的和/或描述的任何其它一或多个属性或一或多个方面。

图12示出了示意图图10的另一个实例2t-1c存储器单元构造300。晶体管t1和t2相对于彼此竖直偏置(例如，并且所示出的同轴)，并且电容器cap竖直设置在此些晶体管之间。t1和t2被示出为示意性地通过字线wl电耦合。导体65被示出为通过导体375电耦合到bl-c。可以使用如所示出的和/或描述的任何其它一或多个属性或一或多个方面。

总结

在一些实施例中，感测放大器构造包括第一n型晶体管和在所述第一n型晶体管上方的第二n型晶体管。包含第三p型晶体管，并且第四p型晶体管在所述第三p型晶体管上方。较低电压激活线电耦合到n型源极/漏极区域，所述n型源极/漏极区域在高度上处于所述第一n型晶体管和所述第二n型晶体管的对应栅极之间。较高电压激活线电耦合到p型源极/漏极区域，所述p型源极/漏极区域在高度上处于所述第三p型晶体管和所述第四p型晶体管的对应栅极之间。

在一些实施例中，感测放大器构造包括第一n型晶体管和相对于所述第一n型晶体管在高度上向外延伸的第二n型晶体管。第一晶体管包括沿着第一栅极延伸的第一半导体材料柱，并且包括在高度上处于第一晶体管顶部n型源极/漏极区域与第一晶体管底部n型源极/漏极区域之间的第一沟道区域。第二晶体管包括沿着第二栅极延伸的第二半导体材料柱，并且包括在高度上处于第二晶体管顶部n型源极/漏极区域与第二晶体管底部n型源极/漏极区域之间的第二沟道区域。包含第三p型晶体管，并且第四p型晶体管相对于所述第三p型晶体管在高度上向外延伸。第三晶体管包括沿着第三栅极延伸的第三半导体材料柱，并且包括在高度上处于第三晶体管顶部p型源极/漏极区域与第三晶体管底部p型源极/漏极区域之间的第三沟道区域。第四晶体管包括沿着第四栅极延伸的第四半导体材料柱，并且包括在高度上处于第四晶体管顶部p型源极/漏极区域与第四晶体管底部p型源极/漏极区域之间的第四沟道区域。较低电压激活线电耦合到第一晶体管的顶部源极/漏极区域和第二晶体管的底部源极/漏极区域中的每一个。较高电压激活线电耦合到第三晶体管的顶部源极/漏极区域和第四晶体管的底部源极/漏极区域中的每一个。

在一些实施例中，基于锁存器的感测放大器构造包括第一n型晶体管和在所述第一n型晶体管上方的第二n型晶体管。较低电压激活线电耦合到所述第一n型晶体管和所述第二n型晶体管的n型源极/漏极区域，所述n型源极/漏极区域在高度上处于所述第一n型晶体管和所述第二n型晶体管的对应栅极之间。第三p型晶体管在第一n型晶体管旁边。第四p型晶体管处于第三p型晶体管上方，并且在第二n型晶体管旁边。较高电压激活线电耦合到所述第三p型晶体管和所述第四p型晶体管的p型源极/漏极区域，所述p型源极/漏极区域在高度上处于所述第三p型晶体管和所述第四p型晶体管的对应栅极之间。第一下部导体将所述第一晶体管和所述第三晶体管的栅极直接电耦合在一起。第二上部导体将所述第二晶体管和所述第四晶体管的顶部源极/漏极区域直接电耦合在一起。第一导体直接电耦合到第二导体。第三下部导体将所述第一晶体管和所述第三晶体管的底部源极/漏极区域直接电耦合在一起。第四上部导体将所述第二晶体管和所述第四晶体管的栅极直接电耦合在一起。第三导体直接电耦合到第四导体。

根据规定，已经就结构和方法特征而言以更具体或更不具体的语言描述了本文所揭示的主题。然而，将理解的是，权利要求不限于所示出和所描述的具体特征，因为本文所揭示的装置包括实例实施例。权利要求因此按照字面上的措辞提供全部范围，并根据等同原则进行适当解释。