一种全隔离结构9管SRAM存储单元及其读写操作方法与流程

本发明属于微电子领域，涉及一种全隔离结构9管sram存储单元及其读写操作方法。

背景技术：

随着工艺特征尺寸的不断减小和工作电压的不断降低，sram存储单元的抗扰动能力越来越弱，在现有sram设计中，一般采用6管(6transistor，6t)存储单元，如图1所示，该存储单元具有结构紧凑、功耗低、稳定性较好等优点。经典的6t存储单元由交叉耦合的一对反相器和两个存取晶体管构成。存取晶体管的栅极连接到字线，漏/源极连接到位线。字线用来选择单元而位线用来执行单元上的读或写操作。单元内部一边保存存储的值s1，另一边保存该值的相反值s2。数据的读写通过两条位线bl和bl_实现，两条互补的位线能够提高数据读取速度，并且可以较好的抑制噪声。在持续供电的条件下，功能完好的sram单元应该能够保证非破坏性的读操作、良好的写操作的能力以及稳定的数据保持能力。

6t单元的读操作按照以下方式执行：在进行读操作以前，两条位线bl和bl_被预充电到电源电压vdd。在读操作开始时，字线(wl)被置为“1”，即高电平，电压为vdd。这时，存取nmos管(t5，t6)导通，把内部数据存储点(s1和s2)和预充电的两条位线连接在一起。当存储点s1存储的数据是“0”，而存储点s2存储的数据是“1”时，位线bl_的电压保持为高电平不变。然而，由于存储点s1存储的电压为“0”，在位线bl和存储点s1之间存在电压差，因此就会有电流的产生，表现为位线bl通过由t5和t2组成的路径进行放电。在放电的过程当中，放电路径上由于电压分压的问题，存储点s1的电压有所增加而不再是绝对的“0”，而是(0+v1)。因为存储点s1同时与右边的反相器的输入连在一起，其电压的增加有可能导致反相器的输出即存储点s2电压发生翻转，也就是读操作使存储的原始数据发生变化，称为“读操作破坏”。读操作破坏是应该避免的，仔细设计晶体管t5和t2的尺寸可以保证存储点q的电压增量v1小于右边反相器的转换阈值，从而保证存储数据不发生变化。

一旦位线bl或bl_的电压被放电到一定的值，这个值能够被灵敏放大器稳定有效的察觉，这时，灵敏放大器开始工作，放大两条位线bl和bl_之间的电压差，把这个电压差转换为相应的标准cmos电压值(0或vdd)，最后这个cmos电压值被输出。

6t单元的写操作按照以下方式执行：在写操作之前，一条位线bl或bl_的被写驱动电路从vdd转换为零。这个驱动的过程是由写驱动电路按照写“0”还是写“1”的要求来完成的。像读操作一样，为了保证新数据能够正确有效的写入存储单元，晶体管t1，t2，t5，t6需要仔细设计尺寸。在写操作之前，假设存储点s1存储“0”，s2存储“1”，需要把数据“1”写入s1，把“0”写入s2。在这种情况下，写操作主要作用于存储点s2，因为非破坏性读操作的限制使得存储点s1的电压不能超过右边反相器的转换阈值，所以通过t5是不能把“1”写入s1的。但是，存储点s2可以通过t6的放电使其电压不断减少，从而把数据“0”写入到s2，完成有效的写操作。由于6tcmos存储单元的静态功耗小，在保证读写操作正常的情况下，面积较小存储单元的稳定性也较好，因此商用的sram普遍采用了该结构。

为了改进sram存储单元的读操作稳定性，在6管sram存储单元基础改进得到7管(7transistor，7t)存储单元结构，如图2所示。在7tsram存储单元中，增加一个nmos管t7，连接互锁反相器其中一侧的上拉pmos管和下拉nmos管。增加列字线cwl连接t7的栅极。在进行读操作时，列字线cwl置高，t7管导通，此时存储单元结构与正常6管单元类似，读操作方式相同，通过两条互补位线bl和bl_将数据读出，再经灵敏放大器放大后输出。在进行写操作时，经过列译码控制将需要写入单元的列字线cwl置低，t7管关闭，使存储单元中用于存储数据的两个交叉耦合反相器的正反馈消失，数据写入更容易。待写结束时将cwl置高使t7管打开，存储单元重新保持正反馈，从而保持数据稳定。

7t存储单元具有较好的写入能力，因此在存储单元的读噪声容限设计时可以不必平衡写容限，因此具有更高的读稳定性。该存储单元的缺点在于：1、因增加了列字线cwl，在写入时会将被写入单元所在列的整列存储单元的负反馈全部关断，从而使该列上不是写入目标单元的数据保持稳定性变差，有被噪声改写的可能；2、在写入和读出时，存储阵列的目标单元所在整行存储单元的位线bl和位线反bl_都在放电，存在较大的写入和读出功耗。

技术实现要素：

本发明的目的在于针对上述现有技术中的问题，提供一种全隔离结构9管sram存储单元及其读写操作方法，实现读写操作存储单元的精确控制，减小读写扰动，降低功耗。

为了实现上述目的，本发明全隔离结构9管sram存储单元采用的技术方案为：包括由交叉耦合的一对反相器与写访问管t5、读访问管t6构成的6管sram存储单元，所述的反相器分别由晶体管t1、t2以及晶体管t3、t4组成；写访问管t5的栅极连接写行位线wrwl，晶体管t1、t2的栅极与写访问管t5之间设置写访问管t7，写访问管t5的漏/源极分别连接写专用位线wbl与写访问管t7的漏/源极，写访问管t7栅极连接列字线cwl；读访问管t6的栅极连接读行字线rrwl，晶体管t3、t4的栅极与读访问管t6之间设置读隔离管t9，读访问管t6的漏/源极分别连接读专用位线rbl与读隔离管t9的漏极，读隔离管t9的源极连接下拉管t8的漏极，下拉管t8的源极接地，下拉管t8的栅极连接列字线cwl。

在所述交叉耦合的一对反相器中，所述的晶体管t1和晶体管t3为pmos管，晶体管t2和晶体管t4为nmos管，pmos管与nmos管的沟道宽度之比设计成2：1。

本发明全隔离结构9管sram存储单元的读写操作方法，包括以下步骤：

一、读操作；

读行字线rrwl和列字线cwl被置为高电平，读访问管t6导通，读隔离管t9的下拉管t8导通，内部数据存储点s1的数据经读隔离管t9反向放大后，通过访问管t6传输至读专用位线rbl送出存储单元；在读过程中，写行位线wrwl保持低电平，使写访问管t5始终保持关断，从而使内部数据存储点s2与写专用位线wbl隔离；

二、写操作；

使写行位线wrwl和列字线cwl被置为高电平，使写访问管t5和写访问管t7打开，从而通过写专用位线wbl上的电压驱动内部数据存储点s2电压保持或翻转，达到数据写入的目的；在写过程中，读访问管t6始终保持关断。

优选的，进行读操作之前，将读专用位线rbl预充电到电源电压vdd。在写操作之前，写专用位线wbl被写驱动电路置为需要写入的数值“1”或“0”，并在原有电平基础上增加或减小一个电压值δv，达到“1+δv”或“0-δv”，所述的电压值δv根据实际电路情况调整。

优选的，在存储阵列中，通过行译码器和列译码器，根据存储器读写端口的位宽n选择相应的n位存储单元，然后针对选中的存储单元进行后续的读写操作。

与现有技术相比，本发明具有如下的有益效果：一方面，在传统6管sram存储单元基础上，增加了读通路隔离管，另一方面，采用独立的读位线和写位线，实现读写通路分离，此外，增加了写通路列选通管和读通路列选通管。由于增加了列字线对访问的存储单元进行精确控制，使读写过程均不会影响其他不需访问的存储单元；由于通过增加读隔离管和专用的读位线和写位线，可实现高噪声容限设计，特别适用于超深亚微米、纳米工艺节点，以及低工作电压条件下的抗扰动能力较差的cmos电路，使电路对工艺和电压的扰动不敏感，从而提高成品率；由于存储单元噪声容限的提高，电路对电源电压变动的敏感性降低，存储状态更加稳定，因此可实现低电压操作；本发明由于能够使读写访问精确至对应存储单元，无需像现有sram电路架构中的全行工作，因此，能够使电路动态功耗有效降低。

进一步的，本发明采用可变写位线阈值电压技术，在写操作之前，写专用位线wbl被写驱动电路置为需要写入的数值“1”或“0”，并在原有电平基础上增加或减小一个电压值δv，达到“1+δv”或“0-δv”，减小由于列选通管和行选通管的阈值损失对单元写入能力带来的影响。电压值δv的大小根据实际电路情况工艺和单元的具体设计调整确定。

附图说明

图1现有的6tsram存储单元电路图；

图2现有的7tsram存储单元电路图；

图3本发明的9tsram存储单元电路图；

图4传统存储单元在存储器阵列中的应用方式示意图；

图5本发明9tsram存储单元在存储器阵列中的应用方式示意图。

具体实施方式

下面结合附图对本发明做进一步的详细说明。

参见图3，本发明全隔离结构9管sram存储单元包括由交叉耦合的一对反相器与写访问管t5、读访问管t6构成的6管sram存储单元，反相器分别由晶体管t1、t2以及晶体管t3、t4组成；晶体管t1和晶体管t3为pmos管，晶体管t2和晶体管t4为nmos管，pmos管与nmos管的沟道宽度之比设计成2：1。写访问管t5的栅极连接写行位线wrwl，晶体管t1、t2的栅极与写访问管t5之间设置写访问管t7，写访问管t5的漏/源极分别连接写专用位线wbl与写访问管t7的漏/源极，写访问管t7栅极连接列字线cwl；读访问管t6的栅极连接读行字线rrwl，晶体管t3、t4的栅极与读访问管t6之间设置读隔离管t9，读访问管t6的漏/源极分别连接读专用位线rbl与读隔离管t9的漏极，读隔离管t9的源极连接下拉管t8的漏极，下拉管t8的源极接地，下拉管t8的栅极连接列字线cwl。

本发明全隔离结构9管sram存储单元的操作过程为：

读操作：在进行读操作以前，读专用位线rbl被预充电到电源电压vdd。在读操作开始时，读行字线rrwl和列字线cwl被置为“1”，即高电平。这时，读访问管t6导通，读隔离管t9的下拉管t8导通，内部数据存储点s1的数据经读隔离管t9反向放大后，通过读访问管t6传输至读专用位线rbl送出存储单元。在读过程中，写行位线wrwl保持低电平，使写访问管t5始终保持关断，从而使内部数据存储点s2与写专用位线wbl隔离。

写操作：在写操作之前，写专用位线wbl被写驱动电路置为需要写入的数值“1”或“0”，并在原有电平基础上增加或减小一个电压值δv(δv根据实际电路情况调整)，达到“1+δv”或“0-δv”。写操作开始时，写行位线wrwl和列字线cwl置为高电平，使写访问管t5和写访问管t7打开，从而通过写位线上的电压驱动内部数据存储点s2电压保持或翻转，达到数据写入的目的。在写过程中，读访问管t6始终保持关断。

行列控制：该9tsram存储单元在存储阵列中，需要配合行译码器和列译码器并根据存储器读写端口的位宽n选择相应的n位存储单元，然后针对选中的存储单元进行后续的读写操作，该特点与传统sram存储阵列的读写工作机制有所不同。在传统sram存储阵列中，先通过行译码选中全行存储单元读出，再经列译码配合多路选择器选择需要的读出结果。

参见图4-5，对于端口位宽n以8位为例的存储阵列结构，可见在传统存储器阵列中进行读出操作时需将整行数据全部输出后在经多路选择器选择相应位输出，而本发明应用中在对存储单元选择时即将需要读出的列选中，从而达到对需要工作的存储单元的精准控制。

以上所述仅为本发明的较佳实施例，并不用以对本发明做任何形式上的限定，本领域技术人员应当理解的是，在不脱离本发明精神和原则的条件下，本发明还可以进行若干修改或简单替换，这些修改及替换也均落入由所提交权利要求划定的范围之内。