3D存储器件及其数据操作方法与流程

本发明涉及存储器技术，更具体地，涉及3d存储器件及其数据操作方法。

背景技术：

存储器件的存储密度的提高与半导体制造工艺的进步密切相关。随着半导体制造工艺的特征尺寸越来越小，存储器件的存储密度越来越高。为了进一步提高存储密度，已经开发出三维结构的存储器件(即，3d存储器件)。3d存储器件包括沿着垂直方向堆叠的多个存储单元，在单位面积的晶片上可以成倍地提高集成度，并且可以降低成本。

如图1a和1b所示，垂直沟道结构的三维存储器包括具有沿垂直于衬底101的方向排列的多个存储单元串100，存储单元串100的第一端连接至位线bl，第二端连接至源极线sl。每个存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储单元mc1-mc8和第二选择晶体管q2，其中，第一选择晶体管q1的栅极连接至串选择线ssl，第二选择晶体管q2的栅极连接至地选择线gsl。存储单元mc1至mc8的栅极分别连接至字线wl1至wl8的相应字线。其中，存储单元又分为主存储单元和伪存储单元，其中伪存储单元位于主存储单元与第一选择晶体管q1或第二选择晶体管q2之间。其中，位于主存储单元与第一选择晶体管q1之间的存储单元为第一伪存储单元，与其栅极连接的字线为第一伪字线dwl1；位于主存储单元与第二选择晶体管q2之间的存储单元为第二伪存储单元，与其栅极连接的字线为第二伪字线dwl2。

进一步地，存储单元串100的选择晶体管q1和q2分别包括栅极导体层122和123，存储单元mc1至mc8分别包括栅极导体层121。栅极导体层121、122和123与存储单元串100中的晶体管的堆叠顺序一致，相邻的栅极导体层之间彼此采用层间绝缘层隔开，从而形成栅叠层结构。进一步地，存储单元串100包括沟道柱110(图1b中未示出沟道柱110的内部结构)。沟道柱110与栅叠层结构相邻或者贯穿栅叠层结构。

该三维存储器的擦除操作与一般的闪存一样，具体的操作步骤方法如图2的流程图以及图3的时序所示：先做一次擦除，然后验证被擦除的主存储单元的阈值电压是否达到预设值，若是没有达到预设值，增加擦除电压然后再进行擦除，直至被擦除的主存储单元的阈值电压达到预设值。在擦除操作期间，串选择线、地选择线以及第一伪字线和第二伪字线浮置，多个主字线接地，在衬底上施加擦除电压进行擦除操作。这样擦除电场只会在主存储单元上，不会对选择晶体管和伪存储单元进行擦除。

然而，在擦除过程中，对于与伪存储单元相邻的边缘存储单元来说，由于第一伪存储单元和第二伪存储单元浮置，会影响边缘存储单元的擦除电场，降低边缘存储单元的擦除效率。为了使边缘存储单元的阈值电压达到预设值，则需要更多的擦除次数，增加了擦除时间。另一方面，由于擦除次数的增加，对于其他存储单元来说会被擦除的更深，导致三维存储器的可靠性下降。

技术实现要素：

本发明的目的是提供一种改进的3d存储器件及其数据操作方法，其中，在擦除操作期间将伪存储单元接地，而后在擦除操作结束后，对与伪存储单元相邻的边缘存储单元进行编程操作，提高边缘存储单元的擦除效率，减少擦除次数，提高存储单元的可靠性。

根据本发明的一方面，提供一种3d存储器件的数据操作方法，所述3d存储器件具有沿垂直于衬底的方向排列的多个存储单元串，每个存储单元串包括第一选择晶体管、第一伪存储单元、多个主存储单元、第二伪存储单元和第二选择晶体管，其中，第一选择晶体管、第一伪存储单元、第二伪存储单元、多个主存储单元和第二选择晶体管分别耦接到串选择线、第一伪字线、多条主字线、第二伪字线和地选择线，所述方法包括：接收擦除指令；根据所述擦除指令对第一伪存储单元、多个主存储单元以及第二伪存储单元执行擦除操作；在擦除操作结束后验证多个主存储单元是否擦除成功；当多个主存储单元擦除成功时，接收编程指令；根据所述编程指令对第一伪存储单元和第二伪存储单元执行编程操作。

优选地，第一伪存储单元与最靠近第一选择晶体管的存储单元相邻，第二伪存储单元与最靠近第二选择晶体管的存储单元相邻。

优选地，对第一伪存储单元、多个主存储单元以及第二伪存储单元执行擦除操作包括：

将第一电压施加至第一伪字线、多条主字线和第二伪字线，将串选择线、地选择线浮置；以及

将擦除电压施加至所述衬底上。

优选地，验证多个主存储单元是否擦除成功包括：判断多个主存储单元的阈值电压是否达到第一阈值电压；当多个主存储单元的阈值电压未达到第一阈值电压时，增加所述擦除电压并继续执行擦除操作，直至多个主存储单元的阈值电压均达到第一阈值电压。

优选地，所述的数据操作方法还包括：在编程操作结束后验证第一伪存储单元和第二伪存储单元是否编程成功。

优选地，验证第一伪存储单元和第二伪存储单元是否编程成功包括：判断第一伪存储单元和第二伪存储单元的阈值电压是否达到第二阈值电压；当第一伪存储单元和第二伪存储单元的阈值电压未达到第二阈值电压时，继续执行编程操作，直至第一伪存储单元和第二伪存储单元的阈值电压均达到第二阈值电压。

优选地，对第一伪存储单元和第二伪存储单元进行编程操作包括：

将第一电压施加至第一伪字线和第二伪字线，将串选择线、地选择线以及多条主字线浮置；以及将编程电压施加至所述衬底上。

优选地，第一电压为地电压。

根据本发明的另一方面，提供一种3d存储器件，包括：沿垂直于衬底方向的多个存储单元串，每个存储单元串包括第一选择晶体管、第一伪存储单元、多个主存储单元、第二伪存储单元和第二选择晶体管，其中，第一选择晶体管、第一伪存储单元、第二伪存储单元、多个主存储单元和第二选择晶体管分别耦接到串选择线、第一伪字线、多条主字线、第二伪字线和地选择线；控制器，用于接收擦除指令；数据操作模块，用于根据擦除指令对第一伪存储单元、多个主存储单元以及第二伪存储单元执行擦除操作；验证模块，用于在擦除操作结束后验证多个主存储单元是否擦除成功；控制器还用于当多个主存储单元擦除成功时，接收编程指令；数据操作模块还用于根据编程指令对第一伪存储单元和第二伪存储单元执行编程操作。

优选地，第一伪存储单元与最靠近第一选择晶体管的存储单元相邻，第二伪存储单元与最靠近第二选择晶体管的存储单元相邻。

优选地，所述数据操作模块包括：电压发生单元，用于在擦除操作期间将第一电压施加至第一伪字线、多条主字线和第二伪字线；以及将擦除电压施加至所述衬底上；浮置单元，用于在擦除操作期间将串选择线以及地选择线浮置。

优选地，所述电压发生单元还用于在编程操作期间将第一电压施加至第一伪字线和第二伪字线；以及将编程电压施加至衬底上；所述浮置单元还用于在编程操作期间将串选择线、多条主字线以及地选择线浮置。

优选地，所述验证模块包括：第一判断单元，用于判断多个主存储单元的阈值电压是否达到第一阈值电压；第一验证单元，用于当多个主存储单元的阈值电压未达到第一阈值电压时，增加所述擦除电压并继续执行擦除操作，直至多个主存储单元的阈值电压均达到第一阈值电压。

优选地，所述验证模块还用于在编程操作结束后验证第一伪存储单元和第二伪存储单元是否编程成功。

优选地，所述验证模块还包括：第二判断单元，用于判断第一伪存储单元和第二伪存储单元的阈值电压是否达到第二阈值电压；第二验证单元，用于当第一伪存储单元和第二伪存储单元的阈值电压未达到第二阈值电压时，继续执行编程操作，直至第一伪存储单元和第二伪存储单元的阈值电压均达到第二阈值电压。

优选地，第一电压为地电压。

本发明实施例提供的3d存储器件及其数据操作方法，通过对多个主存储单元和伪存储单元被擦除，并在擦除结束后，再对伪存储单元进行编程操作，提高边缘存储单元的擦除效率，减少擦除次数，提高存储单元的可靠性。虽然增加了编程操作，但是编程操作花费的时间比整个擦除所用的时间小很多，因此，对擦除效率影响不大。

进一步地，仅对与最靠近第一选择晶体管的存储单元相邻的第一伪存储单元以及与最靠近第二选择晶体管的第二伪存储单元相邻的伪存储单元进行擦除操作和编程操作，而不用对所有的伪存储单元进行擦除操作和编程操作，更加减少了擦除时间，提高了边缘存储单元的擦除效率。

附图说明

通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚。

图1a和图1b分别示出根据现有技术的3d存储器件的等效电路图以及剖视图；

图2示出图1b所示的3d存储器件的擦除操作的示意流程图；

图3示出图2所示的擦除操作的时序图；

图4示出根据本发明实施例的3d存储器件的数据操作方法的示意流程图；以及

图5示出根据本发明实施例的3d存储器件的擦除操作的时序图；

图6示出根据本发明实施例的3d存储器件的电路示意图。

具体实施方式

以下将参照附图更详细地描述本发明。在各个附图中，相同的元件采用类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。此外，可能未示出某些公知的部分。为了简明起见，可以在一幅图中描述经过数个步骤后获得的半导体结构。

应当理解，在描述器件的结构时，当将一层、一个区域称为位于另一层、另一个区域“上面”或“上方”时，可以指直接位于另一层、另一个区域上面，或者在其与另一层、另一个区域之间还包含其它的层或区域。并且，如果将器件翻转，该一层、一个区域将位于另一层、另一个区域“下面”或“下方”。

如果为了描述直接位于另一层、另一个区域上面的情形，本文将采用“直接在……上面”或“在……上面并与之邻接”的表述方式。

在本申请中，术语“半导体结构”指在制造存储器件的各个步骤中形成的整个半导体结构的统称，包括已经形成的所有层或区域。在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。

本发明可以各种形式呈现，以下将描述其中一些示例。

图4示出根据本发明实施例的3d存储器件的数据操作方法的示意流程图。所述3d存储器件具有沿垂直于衬底101的方向排列的多个存储单元串100，存储单元串100的第一端连接至位线bl，第二端连接至源极线sl。每个存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储单元mc1-mc8(以8个存储单元为例，但并不局限于此)和第二选择晶体管q2，其中，第一选择晶体管q1的栅极连接至串选择线ssl，第二选择晶体管q2的栅极连接至地选择线gsl。存储单元mc1至mc8的栅极分别连接至字线wl1至wl8的相应字线。其中，与第一选择晶体管q1和第二选择晶体管q2相邻的存储单元为伪存储单元，与其栅极连接的字线分别为第一伪字线dwl1和第二伪字线dwl2。

在本实施例中，存储单元mc1-mc8可以是主存储单元mmc或伪存储单元dmc，其中，伪存储单元被连接到伪字线dwl，主存储单元被连接至主字线mwl。图1b中所示的字线wl1至w8中的集合包括至少一条主字线mwl和至少一条伪字线dwl。伪字线dwl被包括保护作为主字线mwl免受噪声的一种手段，并且作为提高连接到主字线mwl的存储单元的制造一致性的一种手段。

在图1b示出的示例中，被布置在串选择线ssl和“最高”主字线mwl(wl3)之间的伪字线为最高的总体制作的(overallfabricated)字线wl1和字线wl2；被布置在地选择线gsl和“最低”主字线mwl(wl6)之间的伪字线为最低的总体制作的(overallfabricated)字线wl7和字线wl8。在这个上下文中，术语最低和最高是对于布置在相对于衬底的垂直位置处的相应字线作出的任意指定。在这方面，伪字线可以是单数或组合被引用，并且可以具有不同的结构和布局排列。伪存储单元dmc为连接在第一选择晶体管q1和一主存储单元mmc之间的第一存储单元mc1和第二存储单元mc2，以及连接在第二选择晶体管q2和一主存储单元mmc之间的第七存储单元mc7和第八存储单元mc8，但并不局限于此。

在图1b示出的示例中，本发明实施例中的第一伪字线dwl1与最靠近串选择线ssl的主字线mwl(wl3)相邻；第二伪字线dwl2与最靠近地选择线gsl的主字线mwl(wl6)相邻。即第一伪存储单元dmc1为与最靠近第一选择晶体管q1的一主存储单元mmc相邻的和第二存储单元mc2，第二伪存储单元dmc2为与最靠近第二选择晶体管q2的一主存储单元mmc相邻的第七存储单元mc7，但并不局限于此。伪存储单元可以包括多个存储单元。与第一伪存储单元dmc1相邻的第三存储单元mc3以及与第二伪存储单元dmc2相邻的第六存储单元mc6为边缘存储单元。

如图4所示，所述数据操作方法包括以下步骤。

在步骤s01中，接收擦除指令。

在本实施例中，控制器(未示出)接收用户输入或者其他处理器(cpu、gpu等)的反馈指令，准备开始向衬底101施加擦除电压(例如+12v)。

在步骤s02中，根据所述擦除指令对第一伪存储单元、多个主存储单元以及第二伪存储单元执行擦除操作。

在本实施例中，如图5所示，在擦除操作期间，将第一电压施加至最靠近主字线mwl的第一伪字线dwl1、多条主字线mwl和最靠近主字线mwl的第二伪字线dwl2，将串选择线ssl、地选择线gsl浮置；以及将擦除电压施加至所述衬底101上。由于串选择线ssl以及地选择线gsl浮置，则第一选择晶体管q1和第二选择晶体管q2关断。其中，第一电压为地电压。

在步骤s03中，在擦除操作结束后验证多个主存储单元是否擦除成功。

在本实施例中，验证可以是判断多个主存储单元(即主存储单元mmc)的阈值电压是否达到第一阈值电压；当多个主存储单元的阈值电压未达到第一阈值电压时，增加所述擦除电压并继续执行擦除操作，直至多个主存储单元的阈值电压均达到第一阈值电压。

在步骤s04中，当多个主存储单元擦除成功时，接收编程指令。

在本实施例中，控制器(未示出)接收用户输入或者其他处理器(cpu、gpu等)的反馈指令，准备开始向衬底101施加编程电压(例如+12v)。在步骤s05中，根据所述编程指令对第一伪存储单元和第二伪存储单元执行编程操作。

在本实施例中，在编程操作期间，将第一电压施加至最靠近主字线mwl的第一伪字线dwl1和第二伪字线dwl2，将串选择线ssl、地选择线gsl以及多条主字线mwl浮置；以及将编程电压施加至所述衬底101上。

在一个优选地实施例中，所述数据操作方法还包括步骤s06和步骤s07。

在步骤s06中，在编程操作结束后验证第一伪存储单元和第二伪存储单元是否编程成功。

在本实施例中，验证可以是判断第一伪存储单元dmc1和第二伪存储单元dmc2的阈值电压是否达到第二阈值电压；当第一伪存储单元dmc1和第二伪存储单元dmc2的阈值电压未达到第二阈值电压时，继续执行编程操作，直至第一伪存储单元dmc1和第二伪存储单元dmc1的阈值电压均达到第二阈值电压。

本发明实施例提供的3d存储器件的数据操作方法，通过对多个主存储单元和伪存储单元被擦除，并在擦除结束后，再对伪存储单元进行编程操作，提高边缘存储单元的擦除效率，减少擦除次数，提高存储单元的可靠性。虽然增加了编程操作，但是编程操作花费的时间比整个擦除所用的时间小很多，因此，对擦除效率影响不大。

进一步地，仅对与最靠近第一选择晶体管的存储单元相邻的第一伪存储单元以及与最靠近第二选择晶体管的第二伪存储单元相邻的伪存储单元进行擦除操作和编程操作，而不用对所有的伪存储单元进行擦除操作和编程操作，更加减少了擦除时间，提高了边缘存储单元的擦除效率。

图6示出了3d存储器件的电路图。如图6所示，所述3d存储器件，包括沿垂直于衬底101方向的多个存储单元串100、控制器200、数据操作模块300、验证模块400。

其中，存储单元串100的第一端连接至位线bl，第二端连接至源极线sl。每个存储单元串100包括在第一端和第二端之间串联连接的多个晶体管，包括：第一选择晶体管q1、存储单元mc1-mc8和第二选择晶体管q2，其中，第一选择晶体管q1的栅极连接至串选择线ssl，第二选择晶体管q2的栅极连接至地选择线gsl。存储单元mc1至mc8的栅极分别连接至字线wl1至wl8的相应字线。其中，与第一选择晶体管q1和第二选择晶体管q2相邻的存储单元为伪存储单元，与其栅极连接的字线分别为第一伪字线dwl1和第二伪字线dwl2。

在本实施例中，存储单元mc1-mc8可以是主存储单元mmc或伪存储单元dmc，其中，伪存储单元被连接到伪字线dwl，主存储单元被连接至主字线mwl。图1b中所示的字线wl1至w8中的集合包括至少一条主字线mwl和至少一条伪字线dwl。伪字线dwl被包括保护作为主字线mwl免受噪声的一种手段，并且作为提高连接到主字线mwl的存储单元的制造一致性的一种手段。

在图1b示出的示例中，被布置在串选择线ssl和“最高”主字线mwl(wl3)之间的伪字线为最高的总体制作的(overallfabricated)字线wl1和字线wl2；被布置在地选择线gsl和“最低”主字线mwl(wl6)之间的伪字线为最低的总体制作的(overallfabricated)字线wl7和字线wl8。在这个上下文中，术语最低和最高是对于布置在相对于衬底的垂直位置处的相应字线作出的任意指定。在这方面，伪字线可以是单数或组合被引用，并且可以具有不同的结构和布局排列。伪存储单元dmc为连接在第一选择晶体管q1和一主存储单元mmc之间的第一存储单元mc1和第二存储单元mc2，以及连接在第二选择晶体管q2和一主存储单元mmc之间的第七存储单元mc7和第八存储单元mc8，但并不局限于此。

在图1b示出的示例中，本发明实施例中的第一伪字线dwl1与最靠近串选择线ssl的主字线mwl(wl3)相邻；第二伪字线dwl2与最靠近地选择线gsl的主字线mwl(wl6)相邻。即第一伪存储单元dmc1为与最靠近第一选择晶体管q1的一主存储单元mmc相邻的和第二存储单元mc2，第二伪存储单元dmc2为与最靠近第二选择晶体管q2的一主存储单元mmc相邻的第七存储单元mc7，但并不局限于此。伪存储单元可以包括多个存储单元。与第一伪存储单元dmc1相邻的第三存储单元mc3以及与第二伪存储单元dmc2相邻的第六存储单元mc6为边缘存储单元。

控制器200用于接收擦除指令。

在本实施例中，控制器200接收用户输入或者其他处理器(cpu、gpu等)的反馈指令，准备开始向衬底101施加擦除电压(例如+12v)。

数据操作模块300用于根据擦除指令对第一伪存储单元、多个主存储单元以及第二伪存储单元执行擦除操作。

在本实施例中，在擦除操作期间，将第一电压施加至第一伪字线dwl1、多条主字线mwl和第二伪字线dwl2，将串选择线ssl、地选择线gsl浮置；以及将擦除电压施加至所述衬底101上。由于串选择线ssl以及地选择线gsl浮置，则第一选择晶体管q1和第二选择晶体管q2关断。其中，第一电压为地电压。

数据操作模块300包括电压发生单元301和浮置单元302，其中，电压发生单元301用于在擦除操作期间将第一电压施加至第一伪字线dwl1、多条主字线mwl和第二伪字线dwl2；浮置单元302用于在擦除操作期间将串选择线ssl、地选择线gsl浮置。验证模块400用于在擦除操作结束后验证多个主存储单元是否擦除成功。

在本实施例中，验证模块400包括第一判断单元401和第一验证单元402，其中，第一判断单元401用于判断多个主存储单元(即主存储单元mmc)的阈值电压是否达到第一阈值电压；第一验证单元402用于当多个主存储单元的阈值电压未达到第一阈值电压时，增加所述擦除电压并继续执行擦除操作，直至多个主存储单元的阈值电压均达到第一阈值电压。

控制器200还用于当多个主存储单元擦除成功时，接收编程指令。

在本实施例中，控制器200接收用户输入或者其他处理器(cpu、gpu等)的反馈指令，准备开始向衬底101施加编程电压(例如+12v)。

数据操作模块300还用于根据编程指令对第一伪存储单元和第二伪存储单元执行编程操作。

在本实施例中，在编程操作期间，将第一电压施加至第一伪字线dwl1和第二伪字线dwl2，将串选择线ssl、地选择线gsl以及多条主字线mwl浮置；以及将编程电压施加至所述衬底101上。

电压发生单元301还用于在编程操作期间将第一电压施加至第一伪字线dwl1和第二伪字线dwl2；浮置单元302还用于在编程操作期间将串选择线ssl、地选择线gsl以及多条主字线mwl浮置。

在一个优选地实施例中，所述验证模块400还用于在编程操作结束后验证第一伪存储单元和第二伪存储单元是否编程成功。

在本实施例中，所述验证模块还包括第二判断单元403和第二验证单元404，其中，第二判断单元403用于判断第一伪存储单元dmc1和第二伪存储单元dmc2的阈值电压是否达到第二阈值电压；第二验证单元404用于当第一伪存储单元dmc1和第二伪存储单元dmc2的阈值电压未达到第二阈值电压时，继续执行编程操作，直至第一伪存储单元dmc1和第二伪存储单元dmc1的阈值电压均达到第二阈值电压。

本发明实施例提供的3d存储器件，通过对多个主存储单元和伪存储单元被擦除，并在擦除结束后，再对伪存储单元进行编程操作，提高边缘存储单元的擦除效率，减少擦除次数，提高存储单元的可靠性。虽然增加了编程操作，但是编程操作花费的时间比整个擦除所用的时间小很多，因此，对擦除效率影响不大。

进一步地，仅对与最靠近第一选择晶体管的存储单元相邻的第一伪存储单元以及与最靠近第二选择晶体管的第二伪存储单元相邻的伪存储单元进行擦除操作和编程操作，而不用对所有的伪存储单元进行擦除操作和编程操作，更加减少了擦除时间，提高了边缘存储单元的擦除效率。

在以上的描述中，对于各层的构图、蚀刻等技术细节并没有做出详细的说明。但是本领域技术人员应当理解，可以通过各种技术手段，来形成所需形状的层、区域等。另外，为了形成同一结构，本领域技术人员还可以设计出与以上描述的方法并不完全相同的方法。另外，尽管在以上分别描述了各实施例，但是这并不意味着各个实施例中的措施不能有利地结合使用。

以上对本发明的实施例进行了描述。但是，这些实施例仅仅是为了说明的目的，而并非为了限制本发明的范围。本发明的范围由所附权利要求及其等价物限定。不脱离本发明的范围，本领域技术人员可以做出多种替代和修改，这些替代和修改都应落在本发明的范围之内。