字线电压过驱动方法和系统与流程

相关申请的交叉引用

2019年6月5日提交的美国非临时专利申请序列号16/432,000的优先权和权益。

本公开涉及存储器系统，并且具体地讲，涉及具有用于擦除验证的奇数字线和偶数字线两者的过驱动的存储器方法和系统。

背景技术：

存储器设备通常被提供为计算机或其他电子设备中的内部半导体集成电路。存在许多不同类型的存储器，包括随机存取存储器(ram)、只读存储器(rom)、动态随机存取存储器(dram)、同步动态随机存取存储器(sdram)和闪存存储器。

闪存存储器设备已发展为广泛范围的电子应用的非易失性存储器的普遍来源。非易失性存储器是可在不施加电力的情况下将其数据值保持一定延长周期的存储器。闪存存储器设备通常使用单晶体管存储器单元，该单晶体管存储器单元允许高存储器密度、高可靠性和低功耗。通过电荷存储结构(例如，浮栅或电荷阱)的编程(有时称为写入)或其他物理现象(例如，相变或极化)，该单元的阈值电压的改变确定每个单元的数据值。闪存存储器和其他非易失性存储器的常见用途包括个人计算机、个人数字助理(pda)、数字相机、数字媒体播放器、数字记录器、游戏、电器、车辆、无线设备、移动电话和可移除存储器模块，并且非易失性存储器的用途继续扩展。

nand闪存存储器设备是常见类型的闪存存储器设备，如此称谓是因为其中布置了基本存储器单元配置的逻辑形式。通常，nand闪存存储器设备的存储器单元的阵列被布置成使得阵列的行的每个存储器单元的控制栅极连接在一起以形成存取线，诸如字线。阵列中的列包括在一对选择线(诸如源极选择线和漏极选择线)之间源极到漏极串联连接在一起的存储器单元的串(通常称为nand串)。

与大多数半导体器件一样，存储器器件的尺寸继续缩小，以使每个芯片封装更多电路。在存储器器件中，它们可以是许多彼此相邻的相同导电路径，这些导电路径不断地移动得更靠近在一起。由于在导电路径之间的电容，这造成了沿导电路径中的一个导电路径的更大信号延迟，即，c＝(ε*a)/d，其中c是以法拉第为单位的电容，ε是电介质的介电常数，a是板重叠的面积，并且d是在板之间的距离。随着电容效应增大，rc延迟也可增大。

技术实现要素：

本公开整体涉及将奇数字线和偶数字线两者驱动到相同的第一信号电平以减小rc延迟的存储器系统和方法。然后，将不需要在该信号电平的字线组减小到第二信号电平。使一组字线过驱动，并且然后斜降到第二信号电平，而另一组字线保持于第一信号电平。第一信号电平可以是擦除验证电平。示例性实施方案可造成实现第一信号电平的时间减少，并且即使当非验证组斜降到第二信号电平时，也可使擦除验证操作的时间更短。

所公开的实施方案的一方面包括用于非易失性存储器的擦除方法，该擦除方法包括将多个奇数字线和多个偶数字线驱动到读取电压；将多个奇数字线和多个偶数字线中的非验证一者斜升到小于读取电压的目标电压；将多个奇数字线和多个偶数字线中的验证一者保持于读取电压；以及对多个奇数字线和多个偶数字线中的验证一者执行擦除验证。

所公开的实施方案的一方面包括将多个奇数字线和多个偶数字线驱动到读取电压用于减小沿多个奇数字线和多个偶数字线两者的电信号传播的电容延迟，其中相邻字线被同时驱动到相同电压。

所公开的实施方案的一方面包括在驱动时间段内将读取电压从字线的在近处的第一端驱动到在远处的第二端。

所公开的实施方案的一方面包括在驱动时间段之后斜升。

所公开的实施方案的一方面包括将第二端的电压减小到比读取电压小的数量级。

所公开的实施方案的一方面包括在字线的第二端达到目标电压之后执行感测。

所公开的实施方案的一方面包括继续斜升，直到字线的第二端达到目标电压。

所公开的实施方案的一方面包括在第二端达到目标电压之后执行感测。

所公开的实施方案的一方面包括将多个奇数字线和多个偶数字线上的信号的驱动与读取电压同步。

所公开的实施方案的一方面包括将字线信号驱动到大于五伏的读取电压。

所公开的实施方案的一方面包括从读取电压斜升至小于一伏的目标电压。

所公开的实施方案的一方面包括将多个奇数字线和多个偶数字线两者驱动到读取电压以最小化在相邻的奇数字线和偶数字线之间的字线耦合。

所公开的实施方案的一方面包括用于非易失性存储器以执行任何上述方法步骤的结构。

所公开的实施方案的一方面包括非易失性存储器，该非易失性存储器包括：多个偶数字线；多个奇数字线，该多个奇数字线与多个偶数字线中的偶数字线交替；在竖直堆叠中的多个存储器单元，该多个存储器单元连接到多个偶数字线和多个奇数字线；控制器电路，该控制器电路发出控制信号。控制信号可包括用于以下操作的信号：将多个奇数字线和多个偶数字线驱动到读取电压；将多个奇数字线和多个偶数字线中的验证一者斜升到小于读取电压的目标电压；将多个奇数字线和多个偶数字线中的非验证一者保持于读取电压；以及对多个奇数字线和多个偶数字线中的验证一者执行擦除验证。

所公开的实施方案的一方面包括控制器电路，该控制器电路被配置为减小沿多个奇数字线和多个偶数字线两者的电信号传播的电容延迟，其中相邻字线被同时驱动到相同电压。

所公开的实施方案的一方面包括控制器电路，该控制器电路被配置为在驱动时间段内将读取电压从字线的在近处的第一端驱动到在远处的第二端。

所公开的实施方案的一方面包括控制器电路，该控制器电路被配置为在驱动时间段之后斜升。

所公开的实施方案的一方面包括控制器电路，该控制器电路被配置为将第二端的电压减小到比读取电压小的数量级。

所公开的实施方案的一方面包括控制器电路，该控制器电路在第二端达到目标电压之后执行感测。

所公开的实施方案的一方面包括控制器电路，该控制器电路继续斜升，直到第二端达到目标电压。

所公开的实施方案的一方面包括控制器电路，该控制器电路被配置为在第二端达到目标电压之后执行感测。

本公开的这些和其它方面在以下对实施方案、所附权利要求书和附图的详细描述中有所公开。

附图说明

并入本说明书中并且构成本说明书的一部分的附图示出了本发明的各个方面，并且与说明书一起用于解释其原理。在方便的情况下，相同的参考号将在整个附图中用来指代相同或相似的元件。

图1a示出了根据本公开的一方面的用于非易失性存储器的字线擦除验证的示意图。

图1b示出了根据本公开的一方面的用于非易失性存储器的字线擦除验证的示意图。

图2示出了根据本公开的一方面的非易失性存储器的示意图。

图3示出了根据本公开的一方面的用于非易失性存储器的字线擦除验证的示意图。

图4大体示出了根据本公开的一方面的示例性存储器系统的框图。

图5大体示出了根据本公开的一方面的包括多个存储器系统的示例性存储模块的框图。

图6大体示出了示例性分级存储系统的框图。

图7大体示出了根据本公开的一方面的图4的存储器系统的控制器的部件的示例性配置的框图。

图8大体示出了根据本公开的一方面的图4的存储器系统的存储器管芯的部件的示例性配置的框图。

图9大体示出了根据本公开的一方面的被组织成块的存储器单元结构的框图。

图10大体示出了根据本公开的一方面的在不同存储器平面中组织成块的存储器单元结构的框图。

图11大体示出了三维地布置成多个nand串的存储器单元块的电路示意图。

图12示出了根据本公开的一方面的方法的流程图。

图13示出了根据本公开的一方面的示出位线上的负位线跳接的时序图。

图14示出了根据本公开的一方面的示出字线上的负字线跳接的时序图。

具体实施方式

图1大体上示出了用于非易失性存储器例如nand存储器器件的字线时序100的示意图。字线时序示意图示出奇数字线信号101和偶数字线信号102。信号101、102使用字线(例如，擦除验证操作)对字线充电以用于操作。为了便于说明，字线时序100示出了两个字线，即奇数字线和偶数字线。在操作中，将同时使用多个奇数字线和多个偶数字线。信号101、102分别将奇数字线和偶数字线从零状态充电到擦除验证状态，这里示出为零伏和六伏。字线显著更长而不是更宽，并且与相邻字线紧密地间隔开，70nm或更小、45nm或更小。此外，字线被制成为使得它们完全彼此堆叠。这造成了电容效应增加沿字线长度行进的电信号的rc延迟。当一个字线被充电并且相邻的两个字线未被充电时，电容效应更明显。在103处示意性地示出在奇数字线101和偶数字线102之间的电容效应。本公开描述了同时对奇数字线101和偶数字线102两者充电以用于擦除验证操作。因此，当奇数字线正在经历擦除验证操作时，则它们和偶数字线102都被充电到擦除验证电压电平。当偶数字线102正在经历擦除验证操作时，则它们和奇数字线101都被充电到擦除验证电压电平。每个字线的近端字线解码器处的信号以实线示出。每个字线的远端字线解码器处的信号以虚线示出。在操作中，在时间t0处，奇数字线和偶数字线都被充电。信号沿字线向下传播有一定延迟。在时间t1，奇数字线101和偶数字线102均处于擦除验证充电电压电平。该过程等待了在t1与t2之间的时间段。这将确保所有被充电的多条字线均达到擦除电压充电电平。在时间t2处，未用于擦除验证的字线，即多个奇数字线或多个偶数字线中的一者，被保持于擦除验证充电电平。这里，偶数字线102不用于验证偶数存储器单元的擦除。奇数字线101用于验证与奇数字线相关联的存储器单元的擦除。多个奇数字线101上的信号减小到小于一伏，例如0.5伏、0.2伏或更小，即降低到验证电平。当验证字线101达到该降低的电压电平时，则在时间t1处对验证字线(此处为奇数字线)执行擦除验证感测操作。在一个示例性实施方案中，非验证字线的远端在时间t3处或之前达到降低的信号电平，即，存储器单元的验证字线组经受感测操作以验证在其上的擦除的时间。

由于本方法对奇数字线和偶数字线两者都充电，在相邻字线之间的rc延迟由于相同的板之间的电容差的减小而减小。据信，同时对相邻奇数字线和偶数字线充电减小了相邻字线之间的电容效应。因此，字线达到状态(即，达到图1中的时间t3)的时间减少。感测操作可比仅对在擦除验证中经受感测操作的一个字线组充电的常规过程更早开始。

执行擦除验证以验证nand串中的所有非易失性存储器单元被正确擦除而没有过蚀刻。通常，将偏置电压施加到nand存储器单元阵列的底部选择栅极的源极，并且在擦除验证期间将非负擦除验证电压施加到每个存储器单元的控制栅极。字线可连接到存储器单元的控制栅极。偏置电压至少等于最差情况存储器单元的擦除阈值电压，以确保正确的擦除验证。如果并非所有存储器单元都被擦除，则执行另一个擦除操作。重复擦除，直到擦除验证操作指示所有存储器单元被正确擦除。通过根据本公开的擦除和验证，nand阵列被完全且适当地擦除，同时最小化对阵列的过蚀刻。

图1b大体上示出了用于非易失性存储器例如nand存储器设备的常规字线时序150的示意图。此处，奇数字线151或偶数字线152中的仅一者被充电到擦除验证充电电压电平。奇数字线151或偶数字线152中的另一者被充电到小于充电电压电平的验证电平。在这些字线151、152以不同电平被充电时，它们由于相邻字线之间的寄生电容103而经历更大的rc延迟。在所示的示例中，奇数字线151在偶数字线验证中在近端和远端两者处达到验证充电电平需要更长的时间。偶数字线152在远端处也因与相邻奇数字线的电容效应而不正确地过充电。在放大图155中更好地示出这些效应。该组存储器单元的位线157也被充电以用于验证操作。感测电路在时间t3处操作，以在158处验证偶数字线的擦除。感测电路在时间t3处操作，以在159处验证偶数字线的擦除。

字线的近端和远端由到信号源的连接限定，以将信号施加到字线。字线的近端比字线的远端更靠近充电连接。感测设备可仅连接到字线的近端。感测设备可连接到字线的近端和远端两者。

图2示出了可实现如本文所述的擦除验证100的竖直存储器结构200。存储器结构200示出了从左到右间隔开的多个竖直取向的存储器串201a至201i。位线203分别连接到存储器串201a至201i的顶部。nand串通常在每个端部处包括选择栅极(sg)晶体管。例如，漏极侧选择栅极(sgd)晶体管位于nand串的漏极端，并且源极侧选择栅极(sgs)晶体管位于nand串的相对源极端。sgd驱动器电路205在存储器串的顶部处连接到sgd晶体管中的每个sgd晶体管，以控制sgd晶体管的操作。dd0驱动器还连接到每个串并向每个串提供数据路径。多个奇数字线101和偶数字线102连接到每个竖直存储器串，例如，一个字线用于竖直串中的每个存储器单元。水平延伸的部件(即，sgd驱动器线、dd0线和字线101、102)中的每个水平延伸的部件在近端处经历小rc延迟，在近端处，它们连接到相应的线，并且水平延伸的部件中的每个水平延伸的部件在远端处经历较大rc延迟。该线可以是固态器件中的导电层。此外，每个相邻层都可经历电容效应(此处被示出为电容器210)，因为随着连续几代制造改进，该线具有显著长度、彼此直接重叠并且放置得越来越靠近在一起。因此，对rc延迟的电容效应增加。本公开描述了使用新型充电方法和系统来减小对rc延迟的电容效应。

图3示出了使用将要验证的字线和未验证的字线两者充电到高电压状态的擦除验证操作的时序图300。一旦奇数字线和偶数字线均达到高电压状态，则被验证的字线减小到较低验证电压，而非验证字线保持在高电压状态。在时序图300中，首先执行偶数字线验证302。有时，位线305被充电至高状态。奇数字线101被充电到验证高状态。偶数字线102在奇数字线101充电的同时被充电到验证高状态。偶数字线和奇数字线的同时充电减小了对rc延迟的电容效应。电容效应减小，因为在两个相邻的板(即，偶数字线和奇数字线)之间不存在电压差。当奇数字线101和偶数字线102均达到高验证电压时，则被验证的字线在t1处减小到验证电压。感测电路307在t2处被驱动为高或进行感测。这一直持续到t3。此后，所有电平返回到地或零。该过程对于在303m处具有相同时序的奇数字线重复，但是其中奇数字线下降到验证电压而偶数字线保持于高状态。

对偶数字线和奇数字线两者充电并然后使字线组(奇数或偶数)斜升而同时将未被验证的字线维持于高电平将减少将奇数字线和偶数字线两者充电到擦除验证操作的正确电平所需的时间。斜降到验证电平比将非验证字线组充电到高状态并然后将验证字线组充电到验证电平的旧方法所需的时间更少。

图4大体示出了存储器系统400的框图。存储器系统400可包括控制器402以及可包括一个或多个存储器管芯404或由这些存储器管芯组成的存储器。如本文所用，术语管芯指的是在单个半导体基板上形成的一组存储器单元以及用于管理这些存储器单元的物理操作的相关电路。控制器402可与主机系统相连接，并将用于读取、编程和擦除操作的命令序列发送到非存储器管芯404。

控制器402(可以是闪存存储器控制器)可以采用以下形式：例如处理电路、微处理器或处理器，以及存储可由(微)处理器执行的计算机可读程序码的计算机可读介质(例如，软件或固件)、逻辑门、开关、专用集成电路(asic)、可编程逻辑控制器和嵌入式微控制器。该控制器402可以配置有用于执行本文描述并且在时序图中总体上示出的各种功能的硬件和/或固件。例如，控制器可控制非易失性存储器中的奇数字线和偶数字线上的擦除验证信号电平。附加地或另选地，示出为在控制器内部的一些部件也可以被存储在控制器外部，并且可以使用其他部件。附加地或另选地，短语“操作地与…通信”可能意味着直接或间接地(有线或无线)与一个或多个部件通信、通过一个或多个部件通信，其可或可以不在本文中大体示出或描述。

如本文所用，控制器402是管理存储在存储器管芯中的数据并与主机诸如计算机或电子设备通信的设备。除了本文所述的特定功能之外，控制器402还可具有各种功能。例如，控制器402可格式化存储器管芯404以确保存储器管芯404正常工作，映射出不良的闪存存储器单元(例如，如本文所述，通过使用擦除验证操作)，并分配备用单元以供未来的故障单元替换。备用单元的一些部分可用于保持固件以操作控制器402并实现其他特征。在操作中，当主机需要从存储器管芯404读取数据或将数据写入该存储器管芯时，主机将与控制器402通信。如果主机提供要向其读取/写入数据的逻辑地址，则控制器402可将从主机接收的逻辑地址转换为存储器管芯404中的物理地址。(或者，主机可以提供物理地址)。控制器402还可执行各种存储器管理功能，诸如但不限于损耗均衡(分配写入以避免损耗否则将被重复写入的特定存储器块)和垃圾收集(在块已满之后，仅将有效的数据页面移动到新块，因此可以擦除并重新使用完整块)。控制器402还可以控制如本文所述的擦除验证操作。存储器管芯404包括本文所述的奇数字线101和偶数字线102。

控制器402和非易失性存储器管芯404之间的接口可以是任何合适的接口，诸如闪存接口，包括被配置用于切换模式200、400、800、1000或更高的接口。对于一些示例性实施方案，存储器系统400可以是基于卡的系统，诸如安全数字(sd)或微型安全数字(微型sd)卡。在另选的示例性实施方案中，存储器系统400可以是嵌入式存储器系统的一部分。

在图4所示的示例中，存储器系统400总体上被示为包括控制器402和非易失性存储器管芯404之间的单个通道。然而，本文所述的主题不限于具有单个存储器通道的存储器系统。例如，在一些存储器系统中，诸如体现nand架构的那些存储器系统，根据控制器能力，在控制器402和存储器管芯404之间可存在2、4、8或更多个通道。在本文描述的任何实施方案中，即使在附图中示出单个通道，控制器和存储器管芯404之间也可以存在多于一个单个通道。

图5示出了包括多个非易失性存储器系统400的存储模块500。因此，存储模块500可包括与主机和存储系统504相连接的存储控制器502，该存储系统包括多个非易失性存储器系统400。存储控制器502和非易失性存储器系统400之间的接口可以是总线接口，作为示例，诸如串行高级技术附件(sata)、快速外围组件接口(pcie)、嵌入式多媒体卡(emmc)接口、sd接口或通用串行总线(usb)接口。在一个实施方案中，存储模块500可以是固态驱动器(ssd)，诸如存在于便携式计算设备(诸如膝上型电脑和平板电脑)和移动电话中。

图6是示出了分级存储系统610的框图。分级存储系统610可包括多个存储控制器502，每个存储控制器控制相应的存储系统504。主机系统612可经由总线接口访问分级存储系统610内的存储器。作为示例，示例性总线接口可包括非易失性存储器express(nvme)、以太网光纤信道(fcoe)接口、sd接口、usb接口、sata接口、pcie接口或emmc接口。在一个实施方案中，图6中所示的存储系统610可以是可由多个主计算机访问的可机架安装的大容量存储系统，诸如将存在于数据中心或需要大容量存储的其他位置中。

图7是更详细地示出控制器402的示例性部件的框图。控制器402可包括与主机进行交互的前端模块708、与非易失性存储器管芯404进行交互的后端模块710、以及执行非易失性存储器系统700的各种功能的各种其他模块。一般来讲，模块可以是硬件或硬件和软件的组合。例如，每个模块可包括专用集成电路(asic)，现场可编程门阵列(fpga)，电路，数字逻辑电路，模拟电路，离散电路、门或任何其他类型的硬件的组合，或者其组合。除此之外或另选地，每个模块可包括存储器硬件，该存储器硬件包括可用处理器或处理器电路执行以实现模块的特征中的一个或多个的指令。当模块中的任一个包括存储器的包括可用处理器执行的指令的部分时，模块可包括或可不包括处理器。在一些示例中，每个模块可仅为存储器的包括可用处理器执行以实现对应模块的特征的指令的部分，而模块不包括任何其他硬件。由于每个模块都包括至少一些硬件，因此即使在所包括的硬件包括软件时，每个模块也可互换地称为硬件模块。

控制器402可包括缓冲管理器/总线控制器模块414，其管理随机存取存储器(ram)416中的缓冲器并控制内部总线仲裁以在控制器402的内部通信总线417上进行通信。只读存储器(rom)418可存储和/或访问系统引导码。虽然图6所示为与控制器402分开定位，但在其他实施方案中，ram416和rom418中的一者或两者可位于控制器402内。在又其他实施方案中，ram416和rom418的部分可以位于控制器402内和控制器402外部。此外，在一些实施方式中，控制器402、ram416和rom418可以位于单独的半导体管芯上。

附加地或另选地，前端模块708可包括提供与主机或下一级存储控制器的电接口的主机接口720和物理层接口(phy)722。主机接口720类型的选择可取决于所使用的存储器的类型。主机接口720的示例类型可包括但不限于sata、sataexpress、sas、光纤通道、usb、pcie和nvme。主机接口720可通常有利于传输数据、控制信号和定时信号。

后端模块710可包括错误校正代码(ecc)引擎或模块424，该ecc引擎或模块对从主机接收的数据字节进行编码，并且对从非易失性存储器管芯404读取的数据字节进行解码和错误校正。后端模块710可还包括命令定序器426，该命令定序器生成命令序列，诸如编程命令序列、读取命令序列和擦除命令序列，以传输到非易失性存储器管芯404。附加地或另选地，后端模块710可包括raid(独立驱动器冗余阵列)模块728，该raid模块管理raid奇偶校验的生成和失败数据的恢复。raid奇偶校验可用作写入到非易失性存储器系统700中的数据的附加级的完整性保护。在一些情况下，raid模块428可以是ecc引擎424的一部分。存储器接口430向非易失性存储器管芯404提供命令序列，并且从非易失性存储器管芯404接收状态信息。连同命令序列和状态信息，可通过存储器接口430传送要编程到非易失性存储器管芯404中和从非易失性存储器管芯读取的数据。在一个实施方案中，存储器接口430可以是双数据速率(ddr)接口和/或切换模式200、400、800或更高的接口。控制层432可控制后端模块710的整体操作。

图7中所示的非易失性存储器系统700的附加模块可包括介质管理层438，其执行特定存储器管理功能，诸如存储器管芯404的存储器单元的损耗均衡、地址管理，并且促进折叠操作。其他存储器管理功能也是可能的。非易失性存储器系统400可还包括其他分立部件440，诸如外部电气接口、外部ram、电阻器、电容器或可与控制器402进行交互的其他部件。在另选的实施方案中，raid模块428、媒体管理层438和缓冲区管理/总线控制器414的一者或多者是控制器402中可能不需要的任选部件。

图8是存储器管芯404的部件的示例性配置的更详细框图。存储器管芯404可包括存储器单元结构442，该存储器单元结构包括多个存储器单元，或可互换地称为存储器元件。存储器单元是存储具有n位数据值的数据单元的元件或部件，其中n为一或超过一。任何合适类型的存储器可用于存储器单元结构442的存储器单元。作为示例，存储器可以是动态随机存取存储器(“dram”)或静态随机存取存储器(“sram”)、非易失性存储器，诸如电阻随机存取存储器(“reram”)、电可擦除可编程只读存储器(“eeprom”)、闪存存储器(也可被认为是eeprom的子集)、铁电随机存取存储器(“fram”)、磁阻随机存取存储器(“mram”)，相变存储器(“pcm”)，或包括半导体材料或能够存储信息的其他材料的其他元件。每种类型的存储器可具有不同的配置。例如，闪存存储器可以nand配置或nor配置进行配置。

存储器可以任何组合由无源和/或有源元件形成。以非限制性示例的方式，无源半导体存储器元件包括reram设备元件，其在一些实施方案中包括电阻率切换存储元件诸如反熔丝、相变材料等，以及可选地包括导引元件诸如二极管等。进一步以非限制性示例的方式，有源半导体存储器元件包括eeprom和闪存存储器设备元件，其在一些实施方案中包括具有电荷存储区域的元件，诸如浮栅、导电纳米粒子或电荷存储介电材料。

多个存储器单元可被配置为使得它们串联连接或者使得每个元件可被单独访问。以非限制性示例的方式，nand配置中的闪存存储器设备(nand存储器)通常包含串联连接的存储器元件。nand存储器阵列可被配置为使得该阵列由多个单元组构成，其中属于同一单元组的存储器单元共享单个偏置线，诸如单个字线或单个位线，并且作为组被访问或偏置。另选地，存储器单元可被配置为使得每个元件均为单独可访问的，例如，nor存储器阵列。nand和nor存储器配置是示例性的，并且可以其他方式配置存储器单元。

形成存储器管芯的存储器单元结构442的多个存储器单元可位于基板内和/或基板上方。基板可以是存储器单元的层在其之上或之中形成的晶圆，或者它可以是在存储器单元形成后附接到存储器单元的承载基板。作为非限制性示例，基板可包括半导体和/或由半导体材料诸如硅制成。

此外，形成整个存储器单元结构442或存储器单元结构442的至少一部分的多个存储器单元可被布置成二维或三维。布置成二维的多个存储器单元被称为二维(2-d)存储器单元结构。布置成三维的多个存储器单元被称为三维(3-d)存储器单元结构。

在二维存储器单元结构中，存储器元件被布置在单个平面或单个存储器设备级中。通常，在二维存储器单元结构中，存储器单元被布置在基本上平行于支承存储器单元的基板的主表面延伸的平面中(例如，在x-y方向平面中)。

在三维存储器单元结构中，存储器单元被布置成使得存储器单元占据多个平面或多个存储器设备级(例如，多个x-y方向平面)，从而形成三维结构(即x，y和z方向，其中z方向基本上垂直于基板的主表面并且x方向和y方向基本上平行于基板的主表面)。当被配置为三维存储器单元结构时，存储器单元向上或远离基板的主表面延伸。

作为非限制性示例，三维存储器结构可被垂直地布置为多个二维存储器设备级的堆叠。作为另一个非限制性示例，三维存储器阵列可被布置为多个垂直列(例如，基本上垂直于基板的主表面延伸的列，即，在z方向上)，其中在每一列中每一列均具有多个存储器单元。列可以二维配置布置，例如，在x-y平面中，产生存储器单元的三维布置，其中存储器单元位于多个垂直堆叠的存储器平面上。三维存储器单元的其他配置也可构成三维存储器阵列。

在至少一些示例性配置中，二维或三维存储器单元结构可以是有序排列(或仅称排列)的形式或被配置为有序排列。一种类型的排列是正交排列，它是包括行和列的类似矩阵结构。存储器单元被布置为行和列。在行和列的交叉处是存储器单元。然而，在其他配置中，存储器元件能够以非常规配置或非正交配置排列。

参见图9，位于单个存储器管芯404上的存储器单元结构442的存储器单元可被组织成从第一块blk1延伸至第n块blkn的n个块。块是存储器管芯404的最小擦除单元。属于同一块的存储器单元被同时擦除和/或作为同一擦除操作的一部分被擦除。

参见图10，对于一些示例性配置，位于单个存储器管芯404上的n个块被组织成多个存储器平面(或仅称平面)。图10总体上示出了将块组织成两个存储器平面的示例性配置，包括第一存储器平面plane0和第二存储器平面plane1。包括两个以上的存储器平面的配置可以是可能的。在图10中，每个存储器平面被示出为包括从第一块blk1延伸至第m块blkm的m个块。在至少一些示例性配置中，属于同一平面的块可被取向为和/或形成一列块或块的一维排列，尽管单个平面中的块的其他配置可以是可能的。存储器平面包括多个开关100、200。

块的存储器单元可以二维地布置在二维(2-d)存储器阵列中，也可以三维地布置在三维(3-d)存储器阵列中。二维块是具有二维地布置的存储器单元的块。三维块是具有三维地布置的存储器单元的块。存储器单元的每个竖直堆叠至少部分地由开关100、200控制。

图10大体上示出了包括一组或多个三维块400的存储器管芯404的至少一部分的透视图，所述三维块可表示图8的存储器单元结构442的至少一部分。为简单起见，所述多个块400大体上被示出为包括四个块，即blk1、blk2、blk3和blk4。在实际具体实施中，存储器管芯404的给定存储器单元结构442可包括比四个更多的块，诸如大约数百、数千或数万个块。在特定示例性配置中，块的一个平面包括2,000个块，每个块具有多个开关100、200。

块400位于或设置在存储器管芯404的基板上。基板可为存储器管芯404的下层或区域404的一部分，其承载或包括块400下方的电路，以及被图案化以形成导电路径的一个或多个下金属层，所述导电路径承载或提供从电路输出的信号或电压，诸如用于执行存储器操作(读取、编程、感测、擦除等)的那些。下部金属层可连接到开关ceg。基板可以是在制造固态存储器(例如，nand)期间在其上构建其他层和部件的基板。

块400设置在存储器管芯404的中间层或区域406(也称为块层或区域，或阵列层或区域)中，该中间层在存储器管芯404的下部区域404和上层或区域408之间。上部区域408可包括以导电路径的形式图案化的一个、多个上部金属层，所述导电路径承载或提供从电路输出的信号或电压。

基板通常为具有相对的平坦表面的平面结构。本文中，可结合具有x轴、y轴和z轴的三维笛卡尔坐标系对存储器管芯404上的部件进行实际地描述。z轴为垂直于基板的平坦表面延伸的轴线。一般来讲，存储器管芯404上的部件以平行于z轴的z方向设置在平坦表面中的一个上和/或从其延伸。术语“上方”和“下方”以及其他术语诸如“顶部”和“底部”以及“上部”和“下部”在本文中用于描述存储器管芯404的部件沿着或参考z轴的相对定位。例如，块400在基板“上方”，并且基板是在块400“下方”的下部区域404的一部分。此外，上部区域408是存储器管芯404的在块400和基板两者“上方”的区域。设置在上部区域408中的存储器管芯404的部件在z方向上比块400的部件距基板更远。一般来讲，对于给定存储器管芯404上的两个部件，其中第一部件在第二部件“上方”，则第一部件定位或设置成在z方向上比第二部件距基板更远。此外，在第一部件在第二部件“下方”的情况下，第一部件定位或设置成在z方向上比第二部件更靠近基板。

术语“顶部”和“底部”也用于指存储器管芯404的部件在z方向上和/或沿z轴的相对定位。一般来讲，“底部”部件定位或设置成在z方向上比“顶部”部件更靠近基板，并且“顶部”部件定位或设置成在z方向上比“底部”部件距基板更远。在这种情况下，存储器管芯404可包括设置在上部区域408中的一个或多个顶部金属层和设置在下部区域404中的一个或多个底部金属层。一般来讲，底部金属层定位或设置成在z方向上比顶部金属层更靠近基板，并且顶部金属层定位或设置成在z方向上比底部金属层距基板更远。

虽然术语“上部”和“下部”，“上方”和“下方”以及“顶部”和“底部”用于描述存储器管芯404上的部件的相对位置，但它们不应被理解为限制部件的相对定位，因为存储器管芯404或整个存储器系统400可被取向为各种位置中的任一个。

相对于块的部件，块包括多个偏置元件和多个控制线。偏置元件是块的接收偏置、被偏置和/或响应于偏置的部件或单元。与块的偏置元件结合使用的偏置是电压、电流、多个电压、多个电流，或施加到偏置元件和/或由偏置元件接收以引起来自偏置元件的响应或将偏置元件配置为特定状态的至少一个电压和至少一个电流的组合。向偏置元件施加或提供偏置，或者在一个或多个层级上利用偏置来使偏置元件偏置，以引起响应或将偏置元件配置为特定状态以便执行存储器操作。

块的多个偏置元件可全部为单一类型或可各自为多种不同类型中的一种。不同类型的偏置元件可在块中执行不同的功能和/或可在存储器操作期间在不同层级上利用不同偏置来偏置。偏置元件可以是用于将给定电信号施加到存储器设备的部件的电路的一部分。

一种类型的偏置元件为存储器单元。属于同一块的存储器单元被称为存储器单元块。其他类型的偏置元件也是可能的，具体取决于存储器技术。在nand技术中，其他类型的偏置元件可包括虚设单元、漏极选择栅极晶体管(称为sgd晶体管)和源极选择栅极晶体管(称为sgs晶体管)。至少对于nand技术，虚设单元是不存储来自主机的数据的存储器单元，并且虚设单元设置为与虚设字线层共面，该虚设字线层保护存储器单元和字线层不受某些边缘效应的影响。sgd晶体管和sgs晶体管可被配置为在特定时间和/或响应于某些偏置而被启用(接通)，禁用或禁止(关闭)或以其他方式被配置为导电状态和非导电状态，以允许执行存储器操作(例如，允许将数据编程到存储器单元中，从存储器单元读取数据或擦除数据)。除存储器单元、虚设单元，sgd晶体管和/或sgs晶体管之外或与它们同样的偏置元件类型也是可能的。在示例性实施方案中，sgst晶体管是开关100、200。在示例性实施方案中，sgs晶体管是开关100、200。

此外，块的控制线是块的导电结构、元件或部件，其向块的一个或多个偏置元件提供、施加或输出偏置的至少一部分(诸如单个电压或单个电流)和/或利用偏置的至少一部分将一个或多个偏置元件偏置。在至少一些示例性配置中，控制线用作接触线，因为其是物理延伸到并接触它偏置的一个或多个偏置元件的导电线，诸如通过接触和/或形成其偏置的偏置元件的电极或端子的至少一部分。图11中的字线wll1至wll48可被偏置到高电平(同时)以用于擦除验证，其中奇数字线或偶数字线在所有字线在高状态之后被验证斜降到验证电压，以将rc延迟中的电容效应减小到每个高电压状态。

块的控制线可被组织、布置、表征、划分或配置成多个不同类型的控制线。可通过它们用来将偏置元件偏置的方式将控制线组织成各个类型。例如，同一类型的控制线可以相同的方式将偏置元件偏置，诸如通过将某个类型的偏置元件偏置和/或将偏置元件的相同类型的端子偏置。

对于nand技术，块的控制线可被组织成三种主要类型，包括控制栅极线、位线和源极线。位线(至少对于nand技术)是将位线电压施加到一个或多个偏置元件的一个或多个漏极端子(或仅称漏极)的控制线，和/或利用位线电压偏置一个或多个偏置元件的一个或多个漏极端子的控制线。在该上下文中，位线电压可另选地称为漏极电压，其中位线是将漏极电压施加到一个或多个偏置元件的一个或多个漏极端子的控制线。在具体示例性配置中，位线通过以下方式偏置漏极端子：将其位线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧，和/或利用位线电压偏置一个或多个通道元件组和/或相关联的通道的一个或多个漏极端或漏极侧。在这种情况下，位线电压可另选地称为漏极侧通道电压(或仅称漏极侧电压)。在本文中，除非另有明确描述，否则术语位线电压、漏极电压、漏极侧电压和漏极侧通道电压可互换使用，至少因为这些电压属于nand技术。下文将进一步详细描述通道元件组、通道及其漏极端。

源极线(至少对于nand技术)是将源极线电压施加到一个或多个偏置元件的一个或多个源极端子(或仅称源极)的控制线，和/或利用源极线电压偏置一个或多个偏置元件的一个或多个源极端子的控制线。在该上下文中，源极线电压可另选地称为源极电压，其中源极线是将源极电压施加到一个或多个偏置元件的一个或多个源极端子的控制线。在具体示例性配置中，源极线通过以下方式偏置源极端子：将其源极线电压施加到一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧，和/或利用源极线电压偏置一个或多个通道元件组和/或相关联的通道的一个或多个源极端或源极侧。在这种情况下，源极线电压可另选地称为源极侧通道电压(或仅称源极侧电压)。在本文中，除非另有明确描述，否则术语源极线电压、源极电压、源极侧电压和源极侧通道电压可互换使用，至少因为这些电压属于nand技术。附加地或另选地，块的源极线可另选地称为单元源极线celsrc。下文将进一步详细描述通道元件组、通道及其源极端。

在至少一些示例性配置中，块的控制栅极线可被进一步组织、布置、表征、划分或配置为多个不同的控制栅极类型(或子类型)。具体地讲，控制栅极线可被进一步布置成它们偏置的偏置元件的类型，并且包括字线、虚设字线、漏极选择栅极线(称为sgd线)和源极选择栅极线(称为sgs线)。

字线是将字线电压(例如，高电平、擦除验证电平或低电平)施加到一个或多个存储器单元的一个或多个控制栅极的控制栅极线，和/或利用字线电压将一个或多个存储器单元的一个或多个控制栅极偏置的控制栅极线。虚设字线是将虚设字线电压施加到一个或多个虚设单元的一个或多个控制栅极的控制栅极线，和/或利用虚设字线电压将一个或多个虚设单元的一个或多个控制栅极偏置的控制栅极线。漏极选择栅极线(称为sgd线)是将漏极选择栅极电压(称为sgd线电压)施加到一个或多个sgd晶体管的一个或多个控制栅极的控制栅极线，和/或利用sgd线电压将一个或多个sgd晶体管的一个或多个控制栅极偏置的控制栅极线。源极选择栅极线(称为sgs线)是将源极选择栅极电压(称为sgs线电压)施加到一个或多个sgs晶体管的一个或多个控制栅极的控制栅极线，和/或利用sgs线电压将一个或多个sgs晶体管的一个或多个控制栅极偏置的控制栅极线。

对于三维块的一些示例性配置，至少一种类型的控制线被实现或形成为多个层。例如，在至少一些3-dnand配置中，块的控制栅极线被实现或形成为层。一般来讲，层(换句话讲称为片或板)是在垂直于z方向的x-y方向上延伸的大致为平面的结构。层具有面向相反方向的相对的平坦表面。平坦表面中的一个为在z方向上远离基板的顶部表面，并且其中的另一个为在z方向上朝向基板的底部表面。

本文中，术语“线”和“层”(至少在它们用于指控制线时，除了下文进一步详细描述的sgd线之外)可互换使用或作为彼此的替代形式使用。例如，术语“控制栅极线”和“控制栅极层”可互换使用；术语“字线”和“字线层”可互换使用；术语“虚设字线”和“虚设字线层”可互换使用；并且术语“源选择栅极线”(或sgs线)和“源选择栅极层”(或sgs层)可互换使用。

此外，至少对于3-dnand技术的一些示例性配置，三维块包括叠堆。一般来讲，叠堆是设置在彼此顶部的多个层或一系列层。对于3-dnand，块的叠堆包括多个控制栅极层和多个介电层。至少当用叠堆的控制栅极层实现时，介电层是将一个控制栅极层与另一个控制栅极层电隔离的层。在叠堆中，控制栅极层和介电层以交替方式布置，因为当叠堆在z方向上远离基板延伸时，这些层在控制栅极层和介电层之间连续地交替。在这种情况下，三维块的叠堆是一系列交替设置的控制栅极层和介电层。

三维块的叠堆包括由层的侧表面和边缘限定的外表面和边缘，以及叠堆的最顶层的顶部表面和叠堆的最底层的底部表面。叠堆的外表面和边缘继而限定叠堆的外边界。三维块的偏置元件以三维方式布置在外边界内。在这种情况下，三维块的偏置元件被称为设置在叠堆中或叠堆内。

此外，至少对于一些示例性配置，三维块的偏置元件与控制栅极层共面(在x-y方向上)设置。具体地讲，偏置元件与它们被配置成由其偏置的控制栅极层共面。因此，被配置为由特定字线层偏置的存储器单元设置成与该特定字线层共面；被配置为由特定sgd层偏置的sgd晶体管设置成与该特定sgd层共面；被配置为由特定sgs层偏置的sgs晶体管设置成与该特定sgs层共面；并且被配置为由特定虚设字线层偏置的虚设单元设置成与该特定虚设字线层共面。

与给定的控制栅极层共面和/或被配置为由给定的控制栅极层偏置的偏置元件可称为设置在给定的控制栅极层中，位于给定的控制栅极层中，和/或耦接到给定的控制栅极层。例如，与给定的字线共面和/或被配置为由给定的字线偏置的存储器单元可称为设置在给定的控制字线层中，位于给定的字线层中，和/或耦接到给定的字线层。

此外，至少对于3-dnand技术的一些示例性配置，三维块包括多个通道。通道是在z方向上延伸穿过块的叠堆的细长结构，块的偏置元件在通道周围或围绕通道形成或设置。在通道周围或围绕通道设置或形成的偏置元件可至少部分地，并且在一些配置中完全包括或围绕该通道。

此外，至少对于3-dnand技术的一些示例性配置，块的偏置元件利用通道进行偏置。换句话讲，通道是块的用来将偏置元件偏置的结构。具体地讲，偏置元件的漏极端子和源极端子利用通道进行偏置。具有由给定通道偏置的源极端子和漏极端子的偏置元件耦接到该给定通道。

每个通道包括相应的漏极端子(或漏极侧)和相应的源极端(或源极侧)。通道在z方向上从其漏极端到其源极端延伸穿过基板。块的位线电连接或耦接到通道的漏极端，并且块的源极线电连接或耦接到通道的源极端。在块中，位线将位线电压(或漏极电压或漏极侧电压或漏极侧通道电压)施加到与其耦接的一个或多个通道的一个或多个漏极端。源极线将源极线电压(或源极电压或源极侧电压或源极侧通道电压)施加到与其耦接的通道的源极端。

附加地或另选地，如本文所用，通道元件组是在同一通道周围或围绕同一通道形成或设置的多个或一系列偏置元件。包括在给定通道周围或围绕给定通道设置或形成的偏置元件的给定通道和给定通道元件组被称为耦接到彼此和/或彼此相关联。此外，属于同一通道元件组的偏置元件被称为耦接到彼此。

对于至少一些示例性配置，通道元件组的偏置元件包括多个存储器单元、至少一个sgd晶体管和至少一个sgs晶体管。在具体示例性配置中，通道元素组还可包括一个或多个虚设单元。

通道元件组围绕其相关联的通道在z方向上延伸。与通道类似，通道元件组各自包括相应的漏极端(或漏极侧)和源极端(或源极侧)。通道在z方向上从其漏极端到其源极端朝基板延伸。

通道元件组的漏极端电耦接到其相关联的通道的漏极端。因此，位线电连接或耦接到通道和相关联的通道元件组的漏极端。位线被配置为将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到位线所耦接的通道和相关联的通道元件组的漏极端。换句话讲，位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)是位线生成并施加到位线电连接或耦接的通道的漏极端(或漏极侧)和/或通道元件组的漏极端(或漏极侧)的电压。在至少一些存储器操作期间，位线可通过将位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)施加到位线电连接或耦接的一个或多个通道的一个或多个漏极端和/或一个或多个通道元件组的一个或多个漏极端，来将一个或多个偏置元件的一个或多个漏极端子偏置。换句话讲，在存储器操作期间，位线利用位线所耦接的一个或多个通道的漏极端和/或一个或多个通道元件组的漏极端来利用位线电压(或漏极电压、漏极侧通道电压或漏极侧电压)将一个或多个偏置元件的一个或多个漏极端子偏置。

相似地，通道元件组的源极端电耦接到它们的相关联通道的源极端。因此，源极线电连接或耦接到通道和相关联的通道元件组的源极端。源极线被配置为将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到源极线所耦接的通道和相关联的通道元件组的源极端。换句话讲，源极线电压(或源极电压、源极侧通道电压或源极侧电压)是源极线生成并施加到源极线电连接或耦接的通道的源极端(或源极侧)和/或通道元件组的源极端(或源极侧)的电压。在至少一些存储器操作期间，源极线可通过将源极线电压(或源极电压、源极侧通道电压或源极侧电压)施加到源极线电连接或耦接的一个或多个通道的一个或多个源极端和/或一个或多个通道元件组的一个或多个源极端，来将一个或多个偏置元件的一个或多个源极端子偏置。换句话讲，在存储器操作期间，源极线利用源极线所耦接的一个或多个通道的源极端和/或一个或多个通道元件组的源极端来利用源极线电压(或源极电压、源极侧通道电压或源极侧电压)将一个或多个偏置元件的一个或多个源极端子偏置。

此外，通道元件组的偏置元件在同一通道周围或围绕同一通道沿z方向延伸。通道元件组的每个偏置元件设置成与块的多个控制栅极层中的一个共面。就这一点而言，块的每个控制栅极层被配置为将通道元件组的多个偏置元件中相应的一个的控制栅极偏置。

此外，对于至少一些示例性配置，块的通道元件组可具有相同数量的偏置元件，偏置元件类型的相同组合，以及每个偏置元件类型的相同数量的偏置元件。附加地或另选地，在z方向上远离基板延伸的相应偏置元件类型的偏置元件的偏置元件顺序在块的通道元件组之间是相同的。至少对于3-dnand技术的一些示例性配置，从最靠近基板开始并在z方向上远离基板移动的通道元件组的偏置元件的偏置元件顺序包括：一个或多个sgs晶体管，然后是一个或多个源极侧虚设单元，然后是多个存储器单元，然后是一个或多个漏极侧虚设单元，然后是一个或多个sgd晶体管。其他偏置元件顺序可以是可能的。

控制栅极层的控制栅极层顺序及其相应类型可匹配或对应于块的偏置元件顺序。因此，至少对于3-dnand技术的一些示例性配置，从最靠近基板开始并在z方向上远离基板移动的块的多个控制栅极层的控制栅极层顺序包括：一个或多个sgs层，然后是一个或多个源极侧虚设子线层，然后是多个字线层，然后是一个或多个漏极侧虚设子线层，然后是一个或多个sgd层。

在图11中的块1080的示例性配置中，用于通道元件组的偏置元件的数量及其相应偏置元件类型以及对应的控制栅极层的数量是非限制性的，并且出于举例说明的目的，仅仅是示例性的。任何偏置元件类型的偏置元件的其他数量，或不包括某些偏置元件类型的偏置元件，或包括除图11中示出的那些之外的偏置元件类型的一个或多个偏置元件的其他配置也可为可能的。

图11大体示出了三维块1080的示例性配置的电路示意图，该三维块可代表图9的块中的一个的至少一部分和/或具有如其他图描绘的物理构造。在图11中，每个偏置元件被表示或描绘为晶体管。此外，存储器单元被标记为mc，sgd晶体管被标记为sgdt，并且sgs晶体管被标记为sgst。在示例性块1080中，每个通道元件组包括五十个单元，包括从第一存储器单元mc1延伸到第四十八个存储器单元mc48的四十八个存储器单元，一个sgd晶体管sgdt和一个sgs晶体管sgst。其他通道元件组配置是可能的，包括那些包括一个或多个源极侧虚设单元、一个或多个漏极侧虚设单元、多于一个sgd晶体管和/或多于一个sgs晶体管的那些，如前所述。

根据图11中的通道元件组配置，块1080包括五十个控制栅极层，包括从第一字线层wll1延伸到第48字线层wll48的四十八个字线层，一个sgd层sgdl和一个sgs层sgsl。如前所述，每个通道元件组中的第i个存储器单元mci设置在控制栅极层中的第i个字线层wlli中并配置为使其相应的控制栅极由该字线层偏置。例如，通道元件组ceg的第一存储器单元mc1设置在第一字线层wll1中并配置为使其控制栅极由该第一字线层偏置，第二存储器单元mc2设置在第二字线层wll2中并配置为使其控制栅极由该第二字线层偏置，并且通道元件组ceg的第48存储器单元mc48设置在第48字线层wll48中并配置为使其控制栅极由该字线层偏置。此外，通道元件组的sgd晶体管设置在sgd层sgdl中并配置为使其相应的控制栅极由该sgd层sgdl偏置，并且通道元件组的sgs晶体管设置在sgs层sgsl中并配置为使其相应的控制栅极由该sgs层sgsl偏置。

通道元件组ceg及其相关联的通道在块1080中以x和y方向二维地布置，并且电连接到m个位线。在具体示例性配置中，通道元件组ceg及其相关联的通道根据通道布置被二维地布置，所述通道布置取决于连接到单个位线的p个通道元件组及其相关联的通道。换句话讲，每个位线bl被配置为电连接到p个通道元件组及其相关联的通道组成的唯一组，将相应的位线电压施加到该唯一组，和/或利用相应的位线(通道)电压将该唯一组偏置。

单个字线层可包括多个字线单元组，使得设置在单个字线层中的存储器单元被组织、布置或设置为多个字线单元组(或串)。耦接到同一字线层但属于具有耦接到不同sgd线的sgd晶体管的通道元件组的存储器单元属于不同的字线单元组。在具体示例性配置中，耦接到单个字线层的字线单元组的数量等于块的sgd线的数量。此外，单个字线单元组的存储器单元的数量可等于m个位线即bl1至blm的数量，使得字线单元组的每个存储器单元电连接到m个位线即bl1至blm中的不同的一个。

附加地或另选地，块的存储器单元或存储器单元结构的存储器单元通常被配置为将数据存储为位或二进制数字，其中每一位具有逻辑0或逻辑1二进制值。单个存储器单元可被配置为存储单个位或多个位。单个存储器单元存储的一个位或多个位称为数据值。换句话讲，数据值是单个存储器单元存储的n位二进制值，其中n是该二进制值的位数，并且其中数字n为一或超过一。单个存储器单元可以存储的可能数据值的数量取决于它被配置为存储的n个位。具体地讲，单个存储器单元可存储的可能数据值的数量为2ⁿ。

存储器单元可称为单级单元或多级单元，具体取决于它们被配置为存储的位的数量。称为slc单元(或仅称slc)的单级单元是被配置为存储单个位数据或一个位数据的存储器单元。称为mlc单元(或仅称mlc)的多级单元是被配置为存储多个(即，两个或更多个)位数据的存储器单元。mlc单元可存储的位数包括2、3或4，但可能存在存储多于4位的mlc单元。

通常，存储器单元的某些集合被配置为存储相同数量的位。例如，属于同一字线单元组、属于同一块或属于同一存储器单元结构442的存储器单元被配置为存储相同数量的位。在这种情况下，给定集合的存储器单元(例如，同一字线单元组、同一块、同一存储器单元结构等的存储器单元)基于每单元位数来存储数据。给定集合的每个存储器单元为存储相同数量的每单元位。

此外，存储器单元结构442(包括存储器单元结构442的块和字线单元组)可将数据存储为页面。在本文中，页面是存储器单元的单个字线单元组存储的单个数据单元。单个字线单元组存储的页面的数量取决于该单个字线单元组的存储器单元被配置为存储的每单元位数。例如，slc单元的字线单元组被配置为存储单个页面或一个页面的数据；被配置为存储每单元两位的mlc单元的字线单元组被配置为存储两个页面的数据；并且被配置为存储每单元三位的mlc单元的字线单元组被配置为存储三个页面的数据。

此外，存储器单元结构442可根据一个或多个存储方案来存储数据。如本文所用，存储方案是包括预定义的一组动作和存储器系统实施以存储数据的预定义的一组参数的总体计划。用于特定集合的存储器单元的给定存储方案可识别或限定该特定集合的存储器单元被配置为存储的每单元位数。存储器系统的部件(包括给定存储器管芯上的电路部件)被配置为根据给定存储方案对该特定集合执行存储器操作，以便将数据编程到该特定集合的存储器单元中和/或从该特定集合的存储器单元中读取数据。

不同存储器技术的存储器单元可根据不同存储方案来存储数据。此外，同一存储器技术的存储器单元可根据不同存储方案来存储数据。例如，具有同一存储器技术但位于不同存储器系统中，或在同一存储器系统中但在不同存储器管芯中，或在同一存储器管芯的不同块或平面中，或甚至同一块的不同字线层或不同字线单元组中的存储器单元可至少相对于不同存储器单元被配置为存储的每单元位数来存储数据。

至少对于nand存储器技术，nand存储器单元可被配置为根据多个不同存储方案中的一个来存储数据，其中每个存储方案与不同的每单元位数相关联或识别不同的每单元位数。在至少一些示例性配置中，一些nand存储器单元可根据一个存储方案存储数据，而其他nand存储器单元根据不同的存储方案存储数据。因此，位于不同存储器系统中，或在同一存储器系统中但在不同的管芯、平面、块、字线层或字线单元组中的两个不同的nand存储器单元集合可根据不同的存储方案来存储不同的每单元位数。为了举例说明，一个nand存储器单元集合可被配置为slc单元，并且另一个nand存储器单元集合可被配置为mlc单元。

此外，同一存储器单元(或同一存储器单元集合)可被配置为根据不同的存储方案在不同时间存储不同的每单元位数。为了举例说明，在一个示例中，可将存储器单元配置为在一个时间点为slc单元，然后将其重新配置为在稍后的时间点为mlc单元。又如，可将存储器单元配置为在一个时间点为mlc单元，然后将其重新配置为在稍后的时间点为slc单元。又如，存储单元可被配置为在一个时间点为存储第一数量的每单元位的mlc单元，然后被重新配置为在稍后的时间点存储第二数量的每单元位的mlc单元，其中第一数量和第二数量彼此不同，其中第一数量小于或大于第二数量。

此外，存储器单元通过将相关联的存储参数(另选地或换句话讲称为特性、属性或特征)设置为某个水平、值、量值或状态来存储数据。相关联的参数是可调节的或可变的，并且可通过在某些存储器操作期间并根据某些存储方案在某些时间将耦接到存储单元的控制线以一定水平偏置来控制。在限定一组数据值的一个存储方案内，存储器单元可以通过将其存储参数设置为某个水平、值、量值或状态，或者在水平、值、量值或状态的预定范围内，来以数据值中的某个值存储数据。存储器单元处于或设置的水平、值、量值或状态对应于存储器单元正在存储的集合的数据值。此外，存储器单元可被配置为存储不同的值，或将正在存储的数据的数据值从一个数据值更改为另一个数据值，具体是通过将存储参数更改或调节为不同的水平、值、量值或状态。

存储器单元存储数据所需的存储参数取决于存储器技术，并且可以在不同的存储器技术之间变化。对于nand技术，存储参数为阈值电压。至少相对于nand存储器单元，存储器单元的阈值电压是施加到存储器单元的控制栅极的电压，在该电压下存储器单元变为导电。阈值电压的水平(或者称为值或量值)取决于存储器单元正在存储或捕获的电荷的量或与该量成比例。存储器单元正在存储的电荷越多，其阈值电压就越高，并且存储器单元正在存储的电荷越少，其阈值电压就越低。因此，通过将存储器单元的阈值电压设定为特定水平来设定存储器单元正在存储的数据值，并且通过将阈值电压改变为不同的水平或在不同的水平范围内来调节或改变数据值。

此外，对于nand技术，存储器单元通过配置在各存储器状态中来存储数据。如本文所用，存储器状态是标识存储器单元正在存储、可存储或预期将存储的数据的数据值的标识符。存储方案识别或定义可用来配置存储器单元的相关联的多个或一组存储器状态。每个存储器状态标识由存储方案识别或定义的多个数据值中的一个数据值，对应于该数据值和/或与该数据值相关联。因此，被配置为给定存储器状态的存储器单元正在存储对应于该给定存储器状态的数据值。存储器单元可通过被配置成不同的存储器状态来存储不同的数据值。

对于给定的存储方案，存储器状态包括擦除状态以及一个或多个编程状态。擦除状态是当存储器单元在被擦除时配置的存储器状态。对于至少一些示例性配置，擦除状态是存储器单元集合中的全部存储器在用以对该集合中的至少一些存储器单元进行编程的编程操作开始时所述的存储器状态。编程状态是存储器单元在经受编程操作时所处的存储器状态。在给定时间点，存储器单元可处于擦除状态或处于编程状态中的一个。

此外，对于给定的存储方案，每个存储器状态具有相关联的阈值电压水平范围，对应于该范围，或与该范围相关联，其中每个范围由上限阈值电压水平和下限阈值电压水平界定。换句话讲，给定的存储方案可定义多个不重叠的阈值电压范围，其中每个范围与由给定存储方案定义或识别的多个存储器状态中的相应一个相关联或对应。继而，每个范围具有数据值中的相应一个，对应于该相应一个，或与该相应一个相关联。这样，存储方案在阈值电压范围、存储器状态和数据值之间建立了一一对应关系。根据该一一对应关系来对存储器单元进行编程和读取。即，配置有在给定阈值电压范围内的阈值电压水平的存储器单元被配置为与该给定阈值电压范围相关联的存储器状态，继而存储具有与该给定阈值电压范围和对应存储器状态相关联的数据值的数据。

对于具体实施方案，擦除状态与最低阈值电压范围相关联。编程状态与从与擦除状态相关联的范围起连续或顺序地更高的阈值电压范围相关联。

此外，作为非限制性示例，存储方案可以各种方式中的任何一种来标记或命名存储器状态，包括以字母、数字或字母数字方式。在具体示例性配置中，擦除状态被称为擦除状态，并且通过将字母表中的排序较靠后的字母或较大的数字与较高阈值电压范围相关联，来利用字母、数字或它们的组合对编程状态进行命名。例如，存储器状态c与比存储器状态a高的阈值电压范围相关联，并且存储器状态8与比存储器状态1高的阈值电压范围相关联。各种标记或命名存储器状态的方法是可能的。

此外，存储器状态相对于彼此可被称为较高存储器状态和较低存储器状态。第一存储器状态是比第二存储器状态更高的存储器状态，其中第一存储器状态与比与第二存储器状态相关联的阈值电压范围更高的阈值电压范围相关联。此外，第一存储器状态是比第二存储器状态更低的存储器状态，其中第一存储器状态与比与第二存储器状态相关联的阈值电压范围更低的阈值电压范围相关联。

此外，数据值与存储器状态和/或阈值电压范围对应的方式可以变化，并且在具体的实施方案中，数据值对应于或分配给存储器状态和/或阈值电压范围的方式可取决于特定码方案，诸如格雷码方案。

在具体实施中，编程到相同存储器状态中的存储器单元集合可具有作为编程的结果的相关联阈值电压集合。阈值电压可被表示为阈值电压概率分布，或仅被表示为根据阈值电压的集合中存储器单元的数量的阈值分布。

给定存储方案可具有模型、参考、理想或目标阈值电压分布，该阈值电压分布可以是例如针对由给定存储方案限定的存储器状态和相关联阈值电压范围中的每一者的连续概率分布的形式，诸如高斯分布。模型阈值电压分布可表示用于被编程为具有相同存储器状态的存储器单元集合的理想阈值电压分布的模型。模型阈值电压分布的下尾和上尾可与与每个模型阈值电压分布相关联的范围的上限阈值电压电平和下限阈值电压电平一致或对应。

此外，如本文所述的存储器可包括功率控制电路，该功率控制电路被配置为生成控制线路电压(包括电压脉冲)并将其提供给存储器单元结构的控制线。控制线电压包括提供给控制栅极层的控制栅极线电压、提供给位线的位线电压，以及提供给供给管线的供电电压。控制栅极线电压包括提供给字线的字线电压、提供给sgd线的漏极选择栅极线电压(sgd线电压)，以及提供给sgs线的源极选择栅极线电压(sgs线电压)。功率控制电路还可被配置为生成和/或提供除控制线电压之外的电压，包括可提供给存储器单元结构、读取/写入电路、感测块和/或存储器管芯404上的其他电路部件的其他电压。

功率控制电路可包括各种电路拓扑结构或电路配置中的任一种，以生成和/或提供适当电平下的电压，从而执行存储器操作(包括读取、编程/写入、感测、验证和擦除操作)，诸如驱动器电路、电流源、电荷泵、参考电压生成器、稳压器和脉冲生成电路，或者它们的各种组合中的任一种。用于产生电压的其他类型的电路可为可能的。此外，功率控制电路可与控制逻辑电路、读取/写入电路和/或感测块通信和/或由其控制，以便以适当的电平并且在适当的时间提供电压以执行存储器操作。

在读取操作期间，功率控制电路可在读取阈值电压电平vr下偏置字线，以便读取存储器单元正在存储的数据的数据值。给定存储器状态的阈值电压电平vr对于不同操作条件(包括不同处理条件、不同编程/擦除循环、不同保持时间、不同温度、不同干扰条件或它们的组合)可具有不同最佳值。对于给定的存储方案，存储器系统在控制器侧和/或在存储器管芯侧可维持数据结构，诸如表，该数据结构识别用于功率控制电路的一组或多组读取阈值电平，以用于在读取操作期间偏置字线。数据结构可包括多组读取阈值电平；每组对应于存储器管芯404的不同区域。

存储器系统400可被配置为执行读取阈值校准过程，该读取阈值校准过程将数据结构中维持的一组或多组读取阈值电平更新或修改为对应于操作条件的变化的更优值。在本文所述的各种实施方案中，存储器系统400执行的读取阈值校准过程可以基于由从存储器管芯404读取的数据确定的误码率(ber)。从存储器管芯404读取以执行校准的数据可响应于主机读取请求来执行。除此之外或另选地，作为示例，校准可以是连续过程，诸如在接收到主机读取请求时连续执行的过程，而不是作为由特定度量诸如编程/擦除循环计数触发的离散后台过程。另外，校准过程可利用读取/写入电路基于页面(例如，下、中、上)读取数据的方式，以便确定阈值电压分布曲线在其上延伸的阈值电压范围上的电压仓以及那些仓的ber。基于所确定的ber，存储器系统400可以确定在哪个方向上偏移读取电压电平(增加或减小)，以及偏移的量。

更详细地讲，读取/写入电路可执行读取操作以从存储器管芯404读取一页或多页数据。为此，读取/写入电路可根据页面类型以阶段序列执行读取操作。例如，为了从被配置为每单元存储两位的mlc单元的页面读取数据，读取/写入电路可首先在第一阶段中读取下页面，然后在第二阶段中读取上页面。又如，为了从被配置为每单元存储三位的mlc单元的页面读取数据，读取/写入电路可首先在第一阶段中读取下页面，然后在第二阶段中读取中间页面，然后在第三阶段中读取上页面。

为了读取给定页面，耦接到存储页面的存储器单元的感测块的感测电路执行预定数量的感测操作，每个感测操作使耦接到存储器单元的字线以读取阈值电压电平vr中的相关联的读取阈值电压电平偏置。对于slc存储方案，功率控制电路用与编程状态a相关联的阈值电压vra偏置字线，并且感测电路执行单个感测操作。响应于感测操作，感测电路将处于擦除状态er的那些slc单元识别为存储逻辑1值，并且将处于存储器状态a的那些slc单元识别为存储逻辑0值。擦除验证可使用本文所述的字线充电方法。

对于mlc存储方案，为了读取给定页面，耦接到存储该页面的存储器单元的感测电路执行多个感测操作，诸如两个、三个或四个感测操作，每个感测操作使字线在读取阈值电压电平vr中的不同一者下偏置。所应用的读取阈值电平vr取决于mlc单元每单元正在存储多少位、正在读取哪个页面以及正在执行第几个感测操作。在一个示例性每单元三位mlc存储方案中，为了读取下页面，感测电路执行两个感测操作，包括：第一感测操作，其中字线在与存储器状态a相关联的读取阈值电平vra下偏置；以及第二感测操作，其中字线在与存储器状态e相关联的读取阈值电平vre下偏置。在第一感测操作和第二感测操作期间施加读取阈值电压电平vra和vre。

图12示出了用于使用本公开的一方面执行擦除验证的流程图1200。在1202处，擦除命令开始，并且在存储器器件中施加擦除脉冲。可将擦除脉冲引导到存储器串的页面和串中的单元。

在1202处，将奇数字线和偶数字线两者驱动到高电压。该高电压是字线的非验证组的电压。这组非验证字线在偶数字线与奇数字线之间切换，这取决于与偶数字线或奇数字线相关联的存储器单元是否正被验证为已擦除。

在1203处，该过程使多个奇数字线和多个偶数字线中的验证一者斜升到小于高电压的验证目标电压；

在1205处，将多个奇数字线和多个偶数字线中的未验证一者保持于高电压；并且

在1207处，对多个奇数字线和多个偶数字线中的验证一者执行擦除验证操作。

在1209处，验证过程确定存储器单元的擦除验证操作是否通过，以及奇数字线或偶数字线中的一者是否被验证。例如，该验证过程确定存储器单元的擦除是否成功。如果擦除验证未通过，则该过程移动到1211并且施加另一个擦除脉冲。擦除脉冲实际上擦除存储器单元，并且可施加高电压，例如20伏。然后，该过程返回1202。

如果在1209处验证擦除，则在1213处，该过程针对奇数或偶数字线中的另一者重复，并且对于字线中的另一非验证一者返回到步骤1201。如果奇数字线和偶数字线都已经通过验证过程，则验证在1215处结束。

图13示出了使用位线上的负位线电压来抵抗相邻位线的电容耦合的另选方法的时序图1300。位线可以靠近在一起并且水平地对准，具有交替状态，例如，禁止位线和编程位线。时序图1300在编程预充电阶段期间使用编程位线上的负位线脉冲(“0”状态)。在一个示例中，负位线脉冲使编程位线和非编程位线能够比在位线的远侧处的感测电路处的常规的位线驱动/偏置快得多地稳定到目标电平。在编程事件期间，禁止位线被充电到vddsa(约3v)，同时编程位线保持在0v。然而，尤其是对于大芯片，在远端感测电路处的位线电压需要相对长的稳定时间。在一个示例中，在编程期间，编程位线耦合到高于0v，并且需要约20us才能稳定到0v。禁止位线被减慢，例如包括rc延迟，并且需要约20us才能稳定到其目标电压电平(例如，vddsa，约3v)。这显著地减慢了编程性能。时序图1300的当前方法使用编程位线上的“负位线电压”，例如，在编程位线上的具有设定时间段的负位线脉冲。负位线脉冲可抵抗在斜降到负值(例如，-0.6v)期间从相邻禁止位线向上耦合。负位线脉冲可在斜升(例如，恢复)回0v期间加速编程位线和禁止位线稳定时间。通过使用该方法，可实现快得多的位线稳定时间以实现更高的编程性能，尤其是在远处的感测电路处。

图14示出使用字线上的负字线电压来抵抗相邻字线的电容耦合的另选方法的时序图1400。图14所示的方法提供了另选(偶数/奇数)负字线过驱动方法(低于0v)，以缓解由所选择的字线通过相邻字线上的相邻强正偏置(vread)电容耦合到更高的电压电平而导致的不期望的缓慢感测。该方法在r2-时钟处使所选择的字线从0v斜降到负电压值(例如，-1v)以抵抗相邻字线上的因电容耦合而增加rc延迟的电压(例如，vread)。该方法在r5时钟处用同步电压信号将字线斜升到最终目标电压电平。这减少了字线到字线耦合，并且由此减小电压信号在字线的整个长度中和远端感测电路处达到其所需的电平的rc延迟。据信，该方法可在擦除验证期间高效地将感测时间减少高达50％或约50％。

本公开包括用于在非易失性存储器中的擦除验证操作的方法和系统。本公开提供了将多个奇数字线和多个偶数字线驱动到读取电压；将多个奇数字线和多个偶数字线中的非验证一者斜升到小于读取电压的目标电压；将多个奇数字线和多个偶数字线中的验证一者保持于读取电压；以及对多个奇数字线和多个偶数字线中的验证一者执行擦除验证。将多个奇数字线和多个偶数字线驱动到读取电压用于减小沿多个奇数字线和多个偶数字线两者的电信号传播的电容延迟，其中相邻字线被同时驱动到相同电压。将多个奇数字线和多个偶数字线两者驱动到读取电压包括在驱动时间段内将读取电压从字线的在近处的第一端驱动到在远处的第二端。斜升包括在驱动时间段之后斜升。在一个示例性实施方案中，该斜升将第二端的电压减小到比读取电压小的数量级。擦除验证包括在字线的第二端达到目标电压之后执行感测。在一个示例性实施方案中，该斜升继续，直到字线的第二端达到目标电压。擦除验证包括在第二端达到目标电压之后执行感测。在一个示例性实施方案中，驱动包括将多个奇数字线和多个偶数字线上的驱动与读取电压同步。在一个示例性实施方案中，驱动包括驱动到大于五伏的读取电压。在一个示例性实施方案中，斜升包括从读取电压斜升到小于一伏的目标电压。在一个示例性实施方案中，将多个奇数字线和多个偶数字线两者驱动到读取电压最小化在相邻的奇数字线和偶数字线之间的字线耦合。

预期将前面的详细描述理解为本发明可以采用的选定形式的说明，而不是作为本发明的定义。预期只有以下权利要求(包括所有等同物)限定要求保护的本发明的范围。最后，应当指出的是，本文所述的任何优选实施方案的任何方面均可单独使用或彼此组合使用。