一种基于存储器低功耗开关引脚的良率测试电路及方法与流程

1.本发明涉及集成电路ic技术领域，具体涉及一种基于存储器低功耗开关引脚的良率测试电路及方法。


背景技术：

2.基于集成电路ic领域，随着其使用工艺的逐渐更新、进化，芯片功耗成为了大多数设计的技术难题，从而引申出低功耗的设计以及相关器件的市场需求。尤其在测试领域，针对低功耗测试有着尤为重要的关注度。结合器件概念来说，如何实现器件的低功耗测试将成为日趋复杂的一个难题，亦是急需去完善解决的课题。


技术实现要素：

3.本发明所要解决的技术问题是现有技术中大多是针对芯片读写功能测试，而缺乏基于存储器的低功耗功能性引脚测试电路及方法，本发明目的在于提供一种基于存储器低功耗开关引脚的良率测试电路及方法，本发明不研究低功耗引脚功能测试，而从严谨的意义和角度，针对如何保证该低功耗引脚(low power down,lpd)能够正常在“低电平”和“高电平”之间切换，从而保证其节省功耗的功能不会受到影响。例如该低功耗引脚(low power down,lpd)存在“固定故障”时，是否可以在测试过程中用测试手段通过验证其存在的故障问题，从而保证且进一步提高存储器的故障检出率。本发明解决了以上这种可能存在的固定故障问题，提供了一种电路层面以及验证思想的测试思路，保证存储器的功能性引脚正常工作，以提高测试的准确性，从而提高芯片的良率。
4.本发明通过下述技术方案实现：
5.第一方面，本发明提供了一种基于存储器低功耗开关引脚的良率测试电路，该测试电路包括dft模式控制模块(tdr)、mbist控制模块、系统电路模块和控制引脚连接模块，所述dft模式控制模块(tdr)、mbist控制模块、系统电路模块通过所述控制引脚连接模块对应连接存储器的相应引脚；
6.所述dft模式控制模块(tdr)，用于控制并设定lpd引脚的值并提供测试模式(dft模式)和系统模式(function模式)的模式之间的切换信号all_test；
7.所述mbist控制模块，用于控制并提供使能信号ceb/web/reb，并将测试模式(dft模式)切换至mbist模式；所述测试模式包括mbist模式；
8.所述系统电路模块，用于控制并提供使能信号ceb/web/reb和lpd引脚的值；
9.所述控制引脚连接模块，用于根据dft模式控制模块(tdr)、mbist控制模块、系统电路模块生成的测试模式，插入测试回路，控制存储器相应引脚的连接及测试。
10.进一步地，所述控制引脚连接模块包括或门or1、第一选择器mux a、第二选择器mux b和第三选择器mux c；
11.所述或门or1的a输入端连接dft模式控制模块的输出端lpd引脚(lpd引脚@mbist mode)，所述或门or1的b输入端连接mbist控制模块的存储器控制信号(ceb/reb/web)，所述
或门or1的z输出端连接第二选择器mux b的b2输入端；
12.所述第一选择器mux a的a1输入端连接系统电路模块的低功耗引脚lpd，所述第一选择器mux a的a2输入端连接dft模式控制模块的输出端lpd引脚(lpd引脚@mbist mode)，所述第一选择器mux a的s选择使能端连接模式切换信号all_test，所述第一选择器mux a的z输出端连接存储器的低功耗引脚lpd；
13.所述第二选择器mux b的b1输入端连接系统电路模块的存储器控制信号(ceb/reb/web)，所述第二选择器mux b的b2输入端连接或门or1的z输出端，所述第二选择器mux b的z输出端连接存储器的使能信号引脚(ceb/reb/web等引脚)；
14.所述第三选择器mux c的c1输入端连接系统模式的时钟信号，所述第三选择器mux c的c2输入端连接mbist模式的时钟信号，所述第三选择器mux c的s选择使能端连接mbist控制模块的mbist模式控制信号(mbist mode)，所述第三选择器mux c的z输出端连接存储器的脉冲端口(clk)。
15.进一步地，所述控制引脚连接模块还包括第一d触发器(sff)和第二d触发器(sff)，所述第一d触发器(sff)连接所述第一选择器mux a的a1输入端，所述第二d触发器(sff)连接所述第二选择器mux b的b1输入端。
16.进一步地，所述第一d触发器(sff)和第二d触发器(sff)均为扫描化的d触发器。
17.进一步地，所述控制引脚连接模块在插入测试回路时，需要将该扫描化的第一d触发器(sff)和第二d触发器(sff)链接到扫描链(scan chain)上。所述第一d触发器和第二d触发器分别在所述第一选择器mux a的a1输入端和所述第二选择器mux b的b1输入端。
18.进一步地，该测试电路采用all0、all1算法去做固定故障“0”(sa0)的测试。
19.进一步地，该测试电路适应于存储器sram、存储器rom的低功耗引脚lpd存在固定故障“0”(sa0)的测试。
20.第二方面，本发明又提供了一种基于sram存储器低功耗开关引脚的故障问题测试方法，该测试方法应用于所述的一种基于存储器低功耗开关引脚的良率测试电路，该测试方法包括：
21.测试电路连接及设置：基于所述的一种基于存储器低功耗开关引脚的良率测试电路，将sram存储器的lpd引脚和使能信号引脚(ceb/web/reb)均设为高电平，使sram存储器处于power down模式，并且存储器的读/写使能均设为高电平；
22.故障检测：进行sram存储器的低功耗引脚lpd存在固定故障“0”(sa0)的检测；具体包括：
23.当all_test＝1，选择dft模式，使mbist控制模块的存储器控制信号ceb/reb/web@mbist mode＝1控制使能信号为高电平，进而使mbist mode＝1控制成mbist模式；该状态下，ceb/web/reb为高电平(chip、write/read处于使能状态)；
24.当dft模式控制模块的输出端lpd引脚@mbist mode＝0，即存储器正常工作时，工具往存储器写入1值(all 1)；读取存储器里的值，当存储器里的值为1时(all 1)，则此时存储器为正常工作状态；
25.当dft模式控制模块的输出端lpd引脚@mbist mode由0变为1，即存储器由正常工作模式转变为power down模式时，将rom code中写入0值，使用并读取输出值，去判定此时存储器是否出现故障。
26.结果判断：当sram存储器为power down模式下，读出的输出值原本应是保持正常工作时最后写进去的值(all 1)。若读出的输出值是0值(all 0)，并且输出值和期待值处于不一致的状态，则判定存储器发生了固定故障“0”(sa0)。
27.第三方面，本发明又提供了一种基于rom存储器低功耗开关引脚的故障问题测试方法，该测试方法应用于所述的一种基于存储器低功耗开关引脚的良率测试电路，该测试方法包括：
28.测试电路连接及设置：基于所述的一种基于存储器低功耗开关引脚的良率测试电路，将rom存储器的lpd引脚和使能信号引脚(ceb/web/reb)均设为高电平，使rom存储器处于power down模式，并且存储器的读使能均设为高电平；
29.故障检测：进行rom存储器的低功耗引脚lpd存在固定故障“0”(sa0)的检测；具体包括：
30.当all_test＝1，选择dft模式，使mbist控制模块的存储器控制信号ceb/reb/web@mbist mode＝1控制使能信号为高电平，进而使mbist mode＝1控制成mbist模式；该状态下，ceb/web/reb为高电平(chip、read处于使能状态)；
31.当dft模式控制模块的输出端lpd引脚@mbist mode＝0，即存储器正常工作时，工具往存储器写入1值(all 1)；读取存储器里的值，当存储器里的值为1时(all 1)，则此时存储器为正常工作状态；
32.当dft模式控制模块的输出端lpd引脚@mbist mode由0变为1，即存储器由正常工作模式转变为power down模式时，将rom code中写入0值，使用并读取输出值，去判定此时存储器是否出现故障。
33.结果判断：通过对使用lpd引脚的rom存储器，将rom code中写入0值(all 0)并生成测试序列，在lpd引脚为高电平之后，对rom存储器进行读取操作；若读出的值为0值，且期待值和读出值一致，则判定发生了固定故障“0”(sa0)；若出现期待值和读出值不一致，即测试failed情况，则判定没有发生固定故障“0”(sa0)。
34.本发明与现有技术相比，具有如下的优点和有益效果：
35.一种基于存储器低功耗开关引脚的良率测试电路及方法，主要对象是针对带有低功耗引脚(lpd)的存储器(sram/rom)，测试并验证其省电功能可以正常使用。灵活运用本发明电路及方法，可以在设计中更早发现存储器故障，从全局角度来看，可以减少因存储器问题带来的更大经费及工数的支出。同时在测试sram/rom读写时，可以更全面的给予存储器测试故障覆盖率的一个保证。
附图说明
36.此处所说明的附图用来提供对本发明实施例的进一步理解，构成本技术的一部分，并不构成对本发明实施例的限定。在附图中：
37.图1为本发明一种基于存储器低功耗开关引脚的良率测试电路结构示意图；
38.图2为本发明sram/rom的function图；
39.图3为本发明sram存储器的lpd引脚出现固定故障“0”(sa0)时的验证原理图；
40.图4为本发明rom存储器的lpd引脚出现固定故障“0”(sa0)时的验证原理图。
具体实施方式
41.在下文中，可在本发明的各种实施例中使用的术语“包括”或“可包括”指示所发明的功能、操作或元件的存在，并且不限制一个或更多个功能、操作或元件的增加。此外，如在本发明的各种实施例中所使用，术语“包括”、“具有”及其同源词仅意在表示特定特征、数字、步骤、操作、元件、组件或前述项的组合，并且不应被理解为首先排除一个或更多个其它特征、数字、步骤、操作、元件、组件或前述项的组合的存在或增加一个或更多个特征、数字、步骤、操作、元件、组件或前述项的组合的可能性。
42.在本发明的各种实施例中，表述“或”或“a或/和b中的至少一个”包括同时列出的文字的任何组合或所有组合。例如，表述“a或b”或“a或/和b中的至少一个”可包括a、可包括b或可包括a和b二者。
43.在本发明的各种实施例中使用的表述(诸如“第一”、“第二”等)可修饰在各种实施例中的各种组成元件，不过可不限制相应组成元件。例如，以上表述并不限制所述元件的顺序和/或重要性。以上表述仅用于将一个元件与其它元件区别开的目的。例如，第一用户装置和第二用户装置指示不同用户装置，尽管二者都是用户装置。例如，在不脱离本发明的各种实施例的范围的情况下，第一元件可被称为第二元件，同样地，第二元件也可被称为第一元件。
44.应注意到：如果描述将一个组成元件“连接”到另一组成元件，则可将第一组成元件直接连接到第二组成元件，并且可在第一组成元件和第二组成元件之间“连接”第三组成元件。相反地，当将一个组成元件“直接连接”到另一组成元件时，可理解为在第一组成元件和第二组成元件之间不存在第三组成元件。
45.在本发明的各种实施例中使用的术语仅用于描述特定实施例的目的并且并非意在限制本发明的各种实施例。如在此所使用，单数形式意在也包括复数形式，除非上下文清楚地另有指示。除非另有限定，否则在这里使用的所有术语(包括技术术语和科学术语)具有与本发明的各种实施例所属领域普通技术人员通常理解的含义相同的含义。所述术语(诸如在一般使用的词典中限定的术语)将被解释为具有与在相关技术领域中的语境含义相同的含义并且将不被解释为具有理想化的含义或过于正式的含义，除非在本发明的各种实施例中被清楚地限定。
46.为使本发明的目的、技术方案和优点更加清楚明白，下面结合实施例和附图，对本发明作进一步的详细说明，本发明的示意性实施方式及其说明仅用于解释本发明，并不作为对本发明的限定。
47.基于存在低功耗引脚的存储器，通过对该存储器的低功耗引脚的供电控制从而达到节省功耗的目的。即当该低功耗引脚(low power down,lpd)为低电平时，存储器保持正常工作；当该低功耗引脚(low power down,lpd)为高电平时，给存储器提供电压的外层电路会处于断电状态，从而内部存储器一直保持断电前的数据不变。
48.本发明不讨论低功耗引脚功能测试，而从严谨的意义和角度，针对如何保证该低功耗引脚(low power down,lpd)能够正常在“低电平”和“高电平”之间切换，从而保证其节省功耗的功能不会受到影响。例如该低功耗引脚(low power down,lpd)存在“固定故障”时，是否可以在测试过程中用测试手段通过验证其存在的故障问题，从而保证且进一步提高良品率。本发明解决了以上这种可能存在的固定故障问题，提供了一种电路层面以及验
证思想的测试思路。
49.实施例1
50.如图1至图4所示，本发明一种基于存储器低功耗开关引脚的良率测试电路，如图1所示，该测试电路包括dft模式控制模块(tdr)、mbist控制模块、系统电路模块和控制引脚连接模块，所述dft模式控制模块(tdr)、mbist控制模块、系统电路模块通过所述控制引脚连接模块对应连接存储器的相应引脚；所述控制引脚连接模块包括或门or1、第一选择器mux a、第二选择器mux b、第三选择器mux c、第一d触发器(sff)和第二d触发器(sff)；
51.所述dft模式控制模块(tdr)，用于控制并设定lpd引脚的值并提供测试模式(dft模式)和系统模式(function模式)的模式之间的切换信号all_test；
52.所述mbist控制模块，用于控制并提供ceb/web/reb信号，并将测试模式(dft模式)切换至mbist模式；所述测试模式包括mbist模式；
53.所述系统电路模块，用于控制并提供ceb/web/reb信号和lpd引脚的值；
54.所述控制引脚连接模块，用于根据dft模式控制模块(tdr)、mbist控制模块、系统电路模块生成的测试模式，插入测试回路，控制存储器相应引脚的连接及测试。
55.本发明存在两种模式：mbist模式(测试模型下的具体模式)和系统模式(function模式)。
56.所述控制引脚连接模块在插入测试回路时，需要将该扫描化的第一d触发器(sff)和第二d触发器(sff)链接到扫描链(scan chain)上。
57.所述或门or1的a输入端连接dft模式控制模块的输出端lpd引脚(lpd引脚@mbist mode)，所述或门or1的b输入端连接mbist控制模块(mbist模式有效)的存储器控制信号(ceb/reb/web)，所述或门or1的z输出端连接第二选择器mux b的b2输入端；
58.所述第一选择器mux a的a1输入端连接系统电路模块(系统模式有效)的低功耗引脚lpd，所述第一选择器mux a的a2输入端连接dft模式控制模块的输出端lpd引脚(lpd引脚
59.@mbist mode)，所述第一选择器mux a的s选择使能端连接模式切换信号all_test，所述第一选择器mux a的z输出端连接存储器的低功耗引脚lpd；
60.所述第二选择器mux b的b1输入端连接系统电路模块(系统模式有效)的存储器控制信号(ceb/reb/web)，所述第二选择器mux b的b2输入端连接或门or1的z输出端，所述第二选择器mux b的z输出端连接存储器的使能信号引脚(ceb/reb/web等引脚)；
61.所述第三选择器mux c的c1输入端连接系统模式的时钟信号，所述第三选择器mux c的c2输入端连接mbist模式的时钟信号，所述第三选择器mux c的s选择使能端连接mbist控制模块的mbist模式控制信号(mbist mode)，所述第三选择器mux c的z输出端连接存储器的脉冲端口(clk)。
62.其中：ceb/reb/web：分别为片使能信号(chip enable)、存储器读使能信号(read enable)、存储器写使能信号(write enable)。
63.所述第一d触发器(sff)连接所述第一选择器mux a的a1输入端，所述第二d触发器(sff)连接所述第二选择器mux b的b1输入端。测试回路插入阶段，插入两个扫描化的d触发器scan ff(第一d触发器、第二d触发器)分别在所述第一选择器mux a的a1输入端和所述第二选择器mux b的b1输入端，达到可观测目的。
64.工作原理是：基于sram/rom的引脚的状态及相应状态的动作原理图function(图2
所示)，采用最简单的all0、all1算法去做出固定故障“0”(sa0)。
65.基于此原理，本发明针对固定故障“0”(sa0)，通过生成特殊的mbist测试序列即可以达到测试目的。具体可以参考以下本发明的测试序列生成原理。
66.验证思想如下：
[0067]ⅰ.问题
[0068]
sram存储器的低功耗引脚lpd存在固定故障“0”(sa0)
[0069]
当lpd处于正常工作模式(lpd＝0)，即lpd＝0时，存储器可以正常工作并可以进行正常读/写时，普通的mbist的测试序列无法测试发现固定故障“0”(sa0)。
[0070]
针对该问题，采取的测试方法：只需要将lpd设定为“高电平”(lpd＝1时，存储器处于power down模式)，检测此时的存储器是否仍处于正常工作模式即可达到测试目的。若lpd为“高电平”时，存储器仍然可以进行读/写，故可证明此时发生固定故障“0”(sa0)。(具体可参考本发明的测试序列生成原理)
[0071]
ⅰ‑
1.针对sram存储器的故障问题测试方法
[0072]
首先，测试电路连接及设置：基于电路结构示意图(图1为本发明一种基于存储器低功耗开关引脚的良率测试电路)，将sram存储器的lpd引脚和使能信号引脚(ceb/web/reb)均设为“高电平”，使sram存储器处于power down模式，并且存储器的读/写使能均设为“高电平”；(具体可参考本发明的测试序列生成原理)
[0073]
其次，通过进行如下操作去检测该故障：
[0074]
①
当all_test＝1，选择dft模式，使mbist控制模块的存储器控制信号
[0075]
ceb/reb/web@mbist mode＝1控制使能信号为高电平，进而使mbist mode＝1控制成
[0076]
mbist模式；
[0077]
该状态下，ceb/web/reb为高电平(chip、write/read处于使能状态)；
[0078]
②
当dft模式控制模块的输出端lpd引脚@mbist mode＝0，即存储器正常工作时，工具往存储器写入1值(all 1)；读取存储器里的值，当存储器里的值为1时(all 1)，则证明此时存储器为正常工作状态；
[0079]
③
当dft模式控制模块的输出端lpd引脚@mbist mode由0变为1，即存储器由正常工作模式转变为power down模式时，将rom code中写入0值，使用并读取输出值，去证明此时存储器是否出现故障。
[0080]
然后，结果判断：当存储器为power down模式下，读出的输出值原本应是保持正常工作时最后写进去的值(all 1)。如若读出的输出值是0值(all 0)，并且输出值和期待值处于不一致的状态下，即可判定存储器发生了固定故障“0”(sa0)。
[0081]ⅱ.rom存储器的固定故障问题
[0082]
具体可参考本发明的测试序列生成原理
[0083]
ⅱ‑
1.针对rom存储器的测试方法
[0084]
针对rom存储器的测试方法同sram存储器的故障问题测试方法类似。可参考(
ⅰ‑
1.针对sram存储器的故障问题测试方法)
[0085]
结果判断：通过对使用lpd的rom存储器，将rom code中写入0值(all 0)并生成测试序列，在lpd为高电平之后，对rom存储器进行读取操作。若读出的值为0值，且期待值和读
出值一致，则可以证明发生了固定故障“0”(sa0)；如若出现期待值和读出值不一致，即测试failed情况，则可证明没有发生固定故障“0”(sa0)。
[0086]
本发明的测试序列生成原理：
[0087]
如图3所示，sram存储器的lpd引脚出现固定故障“0”(sa0)时的验证原理为：首先保证测试台上的预设定值。其次在测试序列的设定中，将测试模式调试为mbist模式，当lpd引脚为0时，采取正常读写验证，当lpd由0变为1时，将all 0的数据写入sram，并去读取sram的值。去验证是否出现固定故障“0”(sa0)。
[0088]
如图4所示，rom存储器的lpd引脚出现固定故障“0”(sa0)时的验证原理为：首先保证测试台上的预设定值。其次在测试序列的设定中，将测试模式调试为mbist模式，当lpd由0变为1时，将值全为0的rom code加载进去，并读取rom的值。去验证是否出现固定故障“0”(sa0)。
[0089]
本发明的主要对象是针对带有低功耗引脚(lpd)的存储器(sram/rom)，测试并验证其省电功能可以正常使用。灵活运用本发明可以在设计中更早发现存储器故障，从全局角度来看，可以减少因存储器问题带来的更大经费及工数的支出。同时在测试sram/rom读写时，可以更全面的给予存储器测试故障覆盖率的一个保证。
[0090]
实施例2
[0091]
如1至图4所示，本实施例与实施例1的区别在于，本发明又提供了一种基于sram存储器低功耗开关引脚的故障问题测试方法，该测试方法应用于实施例1所述的一种基于存储器低功耗开关引脚的良率测试电路，该测试方法包括：
[0092]
测试电路连接及设置：基于所述的一种基于存储器低功耗开关引脚的良率测试电路，将sram存储器的lpd引脚和使能信号引脚(ceb/web/reb)均设为高电平，使sram存储器处于power down模式，并且存储器的读/写使能均设为高电平；
[0093]
故障检测：进行sram存储器的低功耗引脚lpd存在固定故障“0”(sa0)的检测；具体包括：
[0094]
当all_test＝1，选择dft模式，使mbist控制模块的存储器控制信号
[0095]
ceb/reb/web@mbist mode＝1控制使能信号为高电平，进而使mbist mode＝1控制成mbist模式；该状态下，ceb/web/reb为高电平(chip、write/read处于使能状态)；
[0096]
当dft模式控制模块的输出端lpd引脚@mbist mode＝0，即存储器正常工作时，工具往存储器写入1值(all 1)；读取存储器里的值，当存储器里的值为1时(all 1)，则此时存储器为正常工作状态；
[0097]
当dft模式控制模块的输出端lpd引脚@mbist mode由0变为1，即存储器由正常工作模式转变为power down模式时，将rom code中写入0值，使用并读取输出值，去判定此时存储器是否出现故障。
[0098]
结果判断：当sram存储器为power down模式下，读出的输出值原本应是保持正常工作时最后写进去的值(all 1)。若读出的输出值是0值(all 0)，并且输出值和期待值处于不一致的状态，则判定存储器发生了固定故障“0”(sa0)。
[0099]
同时，本发明又提供了一种基于rom存储器低功耗开关引脚的故障问题测试方法，该测试方法应用于实施例1所述的一种基于存储器低功耗开关引脚的良率测试电路，该测试方法包括：
[0100]
测试电路连接及设置：基于所述的一种基于存储器低功耗开关引脚的良率测试电路，将rom存储器的lpd引脚和使能信号引脚(ceb/web/reb)均设为高电平，使rom存储器处于power down模式，并且存储器的读使能均设为高电平；
[0101]
故障检测：进行rom存储器的低功耗引脚lpd存在固定故障“0”(sa0)的检测；具体包括：
[0102]
当all_test＝1，选择dft模式，使mbist控制模块的存储器控制信号
[0103]
ceb/reb/web@mbist mode＝1控制使能信号为高电平，进而使mbist mode＝1控制成mbist模式；该状态下，ceb/web/reb为高电平(chip、read处于使能状态)；
[0104]
当dft模式控制模块的输出端lpd引脚@mbist mode＝0，即存储器正常工作时，工具往存储器写入1值(all 1)；读取存储器里的值，当存储器里的值为1时(all 1)，则此时存储器为正常工作状态；
[0105]
当dft模式控制模块的输出端lpd引脚@mbist mode由0变为1，即存储器由正常工作模式转变为power down模式时，将rom code中写入0值，使用并读取输出值，去判定此时存储器是否出现故障。
[0106]
结果判断：通过对使用lpd引脚的rom存储器，将rom code中写入0值(all 0)并生成测试序列，在lpd引脚为高电平之后，对rom存储器进行读取操作；若读出的值为0值，且期待值和读出值一致，则判定发生了固定故障“0”(sa0)；若出现期待值和读出值不一致，即测试failed情况，则判定没有发生固定故障“0”(sa0)。
[0107]
以上所述的具体实施方式，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施方式而已，并不用于限定本发明的保护范围，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。