存储系统的制作方法
【技术领域】
[0001]本文描述的实施方式总体涉及存储系统。
【背景技术】
[0002]现在，随着非易失性半导体存储装置(存储器)的用途扩大，存储器的容量也不断增大。
【附图说明】
[0003]图1是表示第I实施方式所涉及的3维层叠型非易失性半导体存储装置的电路构成的框图。
[0004]图2表示第I实施方式所涉及的存储单元阵列。
[0005]图3表示第I实施方式所涉及的P-BiCS存储器的I个块中连接于I条位线的多个U字型的串的构成。
[0006]图4是用于概略表示第I实施方式所涉及的驱动器与平面开关的关系的框图。
[0007]图5是概略表示第I实施方式所涉及的CG驱动器的框图。
[0008]图6是第I实施方式所涉及的平面开关CGSW的与CGN有关的开关的电路图。
[0009]图7是第I实施方式所涉及的平面开关CGSW的与CGD有关的开关的电路图。
[0010]图8是第I实施方式所涉及的行译码器的电路图。
[0011]图9是表示第I实施方式所涉及的半导体存储装置的编写工作时的CG映射的图，是表示现有技术的编写以及读取工作时的CG映射的图。
[0012]图10是表示第I实施方式所涉及的半导体存储装置的读取工作时的CG映射的图。
[0013]图11是表示第I实施方式所涉及的半导体存储装置的擦除工作时的CG映射的图。
[0014]图12A表示擦除工作、编写工作、读取工作时的区段信号与CG驱动器的关系。
[0015]图12B表不开关信号与输出信号的关系。
[0016]图13是示意性表示第2实施方式所涉及的半导体存储装置的基本的构成的框图。
[0017]图14是表示第2实施方式所涉及的存取汇总工作的流程图。
[0018]图15图示第2实施方式所涉及的半导体存储装置的相互不同平面内的块内的、具有不同的页编号的页上的数据并列地接受存取的状况。
[0019]图16是表示第3实施方式所涉及的存取汇总工作的流程图。
[0020]图17图示第3实施方式所涉及的半导体存储装置的相互不同的平面内的块内的、具有不同的页编号的页上的数据并列地接受存取的状况。
[0021]图18是表示存储单元晶体管MT的阈值分布的曲线图。
[0022]图19表示hSLC的专用的参数。
[0023]图20是表示第4实施方式所涉及的工作选项中的读取序列的图。
[0024]图2IA表示SLC数据的读取情况下的读取工作波形。
[0025]图2IB表示MLC-低位数据的读取情况下的读取工作波形。
[0026]图2IC表示MLC-高位数据的读取情况下的读取工作波形。
[0027]图22A表示第4实施方式的工作选项A中的SLC数据以及hSLC数据的读取情况下的读取工作波形。
[0028]图22B表示MLC-低位数据以及hSLC数据的读取情况下的读取工作波形。
[0029]图22C表示MLC-高位数据以及hSLC数据的读取情况下的读取工作波形。
[0030]图23A表示第4实施方式的工作选项B中的SLC数据以及hSLC数据的读取情况下的读取工作波形。
[0031]图23B表示MLC-低位数据以及hSLC数据的读取情况下的读取工作波形。
[0032]图23C表示MLC-高位数据以及hSLC数据的读取情况下的读取工作波形。
[0033]图24是表不由命令序列使用的符号和符号的含义的表。
[0034]图25是表示hSLC数据的编写时的命令序列和其内部工作波形的图。
[0035]图26是表示hSLC数据的读取时的命令序列和其内部工作波形的图。
[0036]图27表示数据输出序列的具体例。
[0037]图28表示在多平面存取时使用的地址例。
[0038]图29A是表示在读取工作时选择字线WL位于虚设字线WLD附近的情况下的各信号的图。
[0039]图29B是表示用于各字线WL的CG驱动器的种类和施加于字线WL的电压的图。
[0040]图30是概略表示第6实施方式所涉及的CG驱动器的框图。
[0041]图31表示构成存储单元阵列的多个块。
[0042]图32表示构成存储单元阵列的多个块。
[0043]图33是存储单元阵列的俯视图。
[0044]图34代表性表示由字线组构成的逻辑块。
[0045]图35是示意性表示第8实施方式所涉及的NAND型闪存的基本的构成的框图。
[0046]图36是用于概略地表示第8实施方式所涉及的CG驱动器与平面开关的关系的框图。
[0047]图37是概略地表示第8实施方式所涉及的CG驱动器的框图。
[0048]图38是第8实施方式所涉及的平面开关CGSW的与CGD有关的开关的电路图。
[0049]图39是表示第8实施方式所涉及的半导体存储装置的编写工作时的CG映射的图。
[0050]图40是表示第8实施方式所涉及的半导体存储装置的读取工作时的CG映射的图。
[0051]图41是表示第8实施方式所涉及的半导体存储装置的擦除工作时的CG映射的图。
[0052]图42A表示擦除工作、编写工作、读取工作时的区段信号与CG驱动器的关系。
[0053]图42B表不开关信号与输出信号的关系。
[0054]图43A是表示在读取工作时选择字线WL位于虚设字线WLD附近的情况下的各信号的图。
[0055]图43B是表示用于各字线WL的CG驱动器的种类和施加于字线WL的电压的图。
[0056]图44是概略表示第10实施方式所涉及的CG驱动器的框图。
【具体实施方式】
[0057]以下，参照附图对实施方式进行说明。另外，在以下的说明中，对于具有大致相同功能以及构成的构成要素，赋予相同符号，且重复说明仅在必要的情况下进行。另外，附图的尺寸比例并不限定于图示的比例。另外，以下所示的各实施方式是例示用于将该实施方式的技术思想具体化的装置和/或方法的，实施方式的技术思想并不将构成部件的材质、形状、构造、配置等特定于下述内容。实施方式的技术思想在权利请求的范围内，能够加以各种变更。
[0058](第I实施方式)
[0059]<非易失性半导体存储装置的构成>
[0060]图1是表示第I实施方式所涉及的3维层叠型非易失性半导体存储装置(存储系统)的电路构成的框图。
[0061]近年，作为面向NAND型闪存的位密度提高的方案，提出将存储单元层叠起来的层叠型NAND闪存、所谓BiCS(Bit-Cost Scalable，位成本可扩展)闪存的存储器。
[0062]本实施方式的3维层叠型非易失性半导体存储装置(存储系统)I具有BiCS闪存(也简称为闪存或者存储设备等)10和存储器控制器20。
[0063]在这里，BiCS闪存10具备存储单元阵列11、读出放大器12、列地址缓冲器/列译码器13、行译码器21、控制电路15、电压生成电路16、平面开关17、行地址缓冲器18、输入输出缓冲器19。
[0064]存储单元阵列11如后所述，是将多个存储单元在垂直方向层叠而成的3维层叠型非易失性半导体存储装置。在存储单元阵列11的一部分，存储例如用于置换不良列的列置换信息、确定各种工作模式的参数、和/或用于产生各种电压的修整结果以及表示不良块的不良块信息。另外，在存储单元阵列11的一部分，也可以存储表示后天产生的不良块的不良块信息。
[0065]<读出放大器以及列地址缓冲器/列译码器>
[0066]如图1所示，读出放大器12经由位线BL与存储单元阵列11连接。存储单元阵列11包含多个块BLK。例如位于同一块BLK内的存储单元晶体管MT的数据被一并擦除。与此相对，数据的读出以及写入，对于任一块BLK的任一存储器组中的、共同连接于某一字线WL的多个存储单元晶体管MT，一并进行。将该单位称为“页”。读出放大器12在读出时以页为单位进行存储单元阵列11的数据的读出，在写入时以页为单位向存储单元阵列11写入数据。
[0067]另外，读出放大器12也与列地址缓冲器/列译码器13连接。读出放大器12对从列地址缓冲器/列译码器13输入的选择信号进行译码，选择并驱动位线BL的任一个。
[0068]读出放大器12也兼具有保持写入时的数据的数据锁存的功能。本实施方式的读出放大器12具有多条数据锁存电路。例如适用于在I个单元中存储2位数据的多电平单元(MLC)的读出放大器具有3个数据锁存器。
[0069]列地址缓冲器/列译码器13暂时存储从存储器控制器20经由输入输出缓冲器19输入的列地址信号，根据列地址信号将选择位线BL的某一个的选择信号向读出放大器12输出。
[0070]<行译码器>
[0071]行译码器21对经由行地址缓冲器18输入的行地址信号进行译码，选择并驱动存储单元阵列的字线WL以及选择门线SGD、SGS0另外，该行译码器21具有选择存储单元阵列11的块的部分和选择页的部分。
[0072]另外，本实施方式的BiCS闪存10具有未图示的外部输入输出端子1/0，经由该外部输入输出端子I/o进行输入输出缓冲器19与存储器控制器20的数据的交接。经由外部输入输出端子I/O输入的地址信号经由行地址缓冲器18向行译码器21以及列地址缓冲器/列译码器13输出。
[0073]<控制电路>
[0074]控制电路15基于经由存储器控制器20供给的各种外部控制信号(写入使能信号WEn、读出使能信号REn、命令锁存使能信号CLE、地址锁存使能信号ALE等)和命令CMD，控制数据的写入以及擦除的序列控制以及读出工作。
[0075]<电压生成电路>
[0076]电压生成电路16由控制电路15控制，产生写入、擦除以及读出的工作所需要的各种内部电压。该电压生成电路16具有用于产生比电源电压高的内部电压的升压电路。
[0077]<平面开关>
[0078]平面开关17连接于控制电路15、电压生成电路16等。平面开关17，基于来自控制电路15等的信号，对来自电压生成电路16的电压的输出目标进行切换，向行译码器21供给。
[0079]<存储器控制器>
[0080]存储器控制器20通过主机接口 30与主机(也称为主机设备或者外部设备等)2连接。存储器控制器20输出BiCS闪存10的工作所需要的命令等，进行BiCS闪存10的读出、写入和/或擦除。该存储器控制器20包含CPU、R0M(Read only memory，只读存储器)、RAM (Random Access Memory，随机存储器)和 / 或 ECC (Error Correcting Code，纠错码)电路。
[0081]< 主机 >
[0082]主机2经由主机接口 30对存储器控制器20发布数据的读出请求或者写入请求。这样，以下将在主机2与存储器控制器20之间进行交换的数据称为用户数据。用户数据一般按每512字节等一定的单位，被分配称为逻辑地址的唯一的编号而进行管理。
[0083]〈存储单元阵列〉
[0084]图2表示第I实施方式的存储单元阵列11。另外，图2为了使说明简单，将字线WL的层数设为4层。
[0085]图2是表示本实施方式的存储单元阵列11的元件构造例的立体图。本实施方式的存储单元阵列形成为将相邻的串联连接的多个存储单元的下端通过称为管连接的晶体管连接的P-BiCS存储器。
[0086]存储单元阵列11具有mXn个(m、η为自然数)的NAND串MS。图2表示m = 6、η = 2的一例。各NAND串MS将相邻的串联连接的多个晶体管(MTrO?MTr7)的下端管连接，在上端配置有源极侧选择晶体管SGSTr以及漏极侧选择晶体管SGDTr。
[0087]在本实施方式所涉及的非易失性半导体存储装置中，构成NAND串MS的存储器晶体管MTr (以下，称为存储单元)通过层叠多层导电层而形成。各NAND串MS具有U字型半导体SC、字线WL(WL0?WL7)、源极侧选择门线SGS、漏极侧选择门线SGD。另外，NAND串MS具有背栅线BG。
[0088]U字型半导体SC从行方向观察形成为U字型。U字型半导体SC具有相对于半导体基板Ba在大致垂直方向延伸的一对柱状部CL、以及以使一对柱状部CL的下端连结的方式形成的连结部JP。
[0089]U字型半导体SC被配置成连结一对柱状部CL的中心轴的直线在列方向平行。另夕卜，U字型半导体SC被配置成在由行方向以及列方向构成的面内形成为矩阵状。
[0090]各层的字线WL在列方向平行地延伸。各层的字线WL在列方向设置一定的间隔，相互绝缘分离而形成为线状。
[0091]设置于列方向的同一位置、配置于行方向的存储单元(MTrO?MTr7)的栅与同一字线WL连接。各字线WL配置成与NAND串MS大致垂直。
[0092]漏极侧选择门线SGD设置于最上部的字线WL的上方，在行方向平行地延伸。源极侧选择门线SGS也与漏极侧选择门线SGD同样，设置于最上部的字线WL的上方，在行方向平行地延伸。
[0093]另外，源极侧选择晶体管SGSTr连接于公共源极线SL，漏极侧选择晶体管S⑶Tr连接于最上层的位线BL。
[0094]<串的构成>
[0095]图3表示一般的p-BiCS存储器的I个块中、连接于I条位线的多个U字型的串的构成。该P-BiCS存储器具有例如m(m为I以上的整数)层的字线，多个U字型的串连接于I条位线BL。由连接于多条位线BL各个的U字型的串构成I块。
[0096]以下，在各实施方式中，将具有共同的字线的串的集合称为物理块。另外，在各实施方式中，块并不意味着擦除单位。数据的擦除能够以例如共享源极线SL的串为单位、或者其他的单位执行。
[0097]存储单元阵列11的结构在2009年3月19日申请的美国专利申请N0.12/407, 403中公开，其标题为“three dimens1nal stacked nonvolatile semiconductor memory，，。另外，其结构在2009年3月18日申请的美国专利申请N0.12/406,524中公开，其标题为“three dimens1nal stacked nonvolatile semiconductor memory，，，在 2011 年 9 月 22日申请的美国专利申请N0.13/816, 799中公开，其标题为“nonvolatile semiconductormemory device”，并在2009年3月23日申请的美国专利申请N0.12/532，030中公开，其标题为“semiconductor memory and method for manufacturing the same，，。这些专利申请的整体描述通过引用的方式结合于此。
[0098]<第I实施方式所涉及的驱动器的构成>
[0099]图4是用于概略地表示第I实施方式所涉及的驱动器与平面开关的关系的框图。图5是概略地表示第I实施方式所涉及的CG驱动器的框图。
[0100]在图4中，为了简单，对存储单元阵列11具有二个平面的情况进行说明。而且，在本实施方式中，对于一个平面具有4块的情况进行说明。
[0101]如图4所示，电压生成电路16具备电源161、CG驱动器(也称为字线驱动器)162和SG驱动器163。电源161向CG驱动器162、SG驱动器163以及其他的电路供给电力。
[0102]如图5所示，CG驱动器162如果是CGN驱动器162b、162d、C⑶驱动器162c、C⑶驱动器162e、p-BiCS，则进而具备CGBG驱动器162c等。CGN驱动器对存储数据的字线WL (也称为数据WL)以I条为单位进行驱动。
[0103]如后所述，在NAND型半导体存储装置中的编写工作时，对不进行选择字线WLi (O以上的整数)上的写入的单元的通道从字线WL门施加突发脉冲而使得不产生隧道电流的控制是重要的。因此，设计为在NAND串中，能够最佳地控制非选择字线WL(i±6)?WL(i±9)条左右的范围的电压，通过芯片评价进行最佳设定而进行批量生产。为此的驱动器为CGN驱动器。
[0104]在NAND串的字线WL条数为例如32条的NAND型半导体存储装置中，对存储数据的字线WL，I条专门准备I台CGN驱动器，在对哪个字线WL进行编写时，都能够研宄对其前后的字线WL选择并施加最佳的电压。但是，在将NAND串的字线WL条数增加到64条以上的情况下，如果对字线WL，I条准备I台CGN驱动器，则伴随着字线WL的条数的增加，CGN驱动器增加。结果，产生芯片面积增加的问题。
[0105]在本实施方式中，根据选择字线WL信息(区段)，适当切换仅能够驱动非选择字线WL(i±6)?WL(i±9)条左右的CGN驱动器和统一驱动其以外的字线WL的后述的C⑶驱动器。将其称为CGN驱动器的译码方式，由此即使NAND串的WL条数增加到64?128以上也能够将CGN驱动器的台数设为16台?24台左右，能够抑制芯片面积。
[0106]由于CGN驱动器以分割单位对连接进行切换，所以分组为例如CGNA驱动器< O>?< 3 > (统一标记为< 3:0 >等)、CGNB 驱动器< 3:0 >、CGNC 驱动器< 3:0 >、CGND驱动器< 3:0 >。再者，以下，在不区分CGNA驱动器< 3:0 >、CGNB驱动器< 3:0 >、CGNC驱动器< 3:0 >、CGND驱动器< 3:0 >的情况下，简称为CGN驱动器、或CGN *等。
[0107]如图5所示，第I实施方式所涉及的CG驱动器162具备VCGSEL电路162a、CGN驱动器162b、162d (合计16台)、CGD驱动器162c (合计4台),CGBG驱动器162c和CGU驱动器162e。CGU驱动器162e以外的CG驱动器输出电压VCGSEL、VUSELl、VUSEL2以及VSS中的某一电压。CGU驱动器162e输出电压VUSELl、VUSEL2以及VSS。VCGSEL电路162a、CGN驱动器162b、162d、C⑶驱动器162c、CGBG驱动器162c和C⑶驱动器162e由来自控制电路15的控制信号进行控制。
[0108]电压VCGSEL是由VCGSEL电路162a选择的电压。在VCGSEL电路162a中，输入例如电压VPGM以及VCGRV，VCGSEL电路162a根据控制电路15的控制信号选择哪一个。
[0109]电压VPGM是在选择单元中进行编写时向选择字线WLi施加的电压(单元编写电压)。电压VCGRV是读取或者编写校验时向选择字线WLi施加的电压(单元读取电压)。电压VUSELl在编写