移位寄存器电路的制作方法
【技术领域】
[0001]本发明是有关于一种移位寄存器电路，尤其是有关于一种具有较佳驱动能力的移位寄存器电路。
【背景技术】
[0002]移位寄存器是依据其内部的一控制信号来决定是否输出一栅极驱动信号，且在移位寄存器不需要输出栅极驱动信号的时段中，将栅极驱动信号以及控制信号稳定在低电位，以避免移位寄存器在错误的时间输出栅极驱动信号驱动错误的栅极线。然熟知的控制信号易因为外部信号的干扰或是漏电等问题而无法正确的驱动栅极驱动信号，造成移位寄存器无法正常操作。
【发明内容】
[0003]为了解决上述的问题，本发明提出了一种移位寄存器电路实施例，其包括一第一上拉电路、一第二上拉电路、一第一下拉控制电路、一第一下拉电路、一第二下拉控制电路、一第二下拉电路、一主下拉电路、以及一第一电容。
[0004]第一上拉电路系用以接收一高频时脉信号，并根据一第η级控制信号决定是否输出一第η级栅极控制信号；第二上拉电路与第一上拉电路电性耦接，系用以输出一第n+m级控制信号；第一下拉控制电路系用以接收一时脉信号，并根据该时脉信号与第η级控制信号输出一第一下拉控制信号；第一下拉电路系用以根据第一下拉控制信号决定是否将第η级控制信号及第η级栅极控制信号稳定于一低电压电平；一第二下拉控制电路系用以接收另一时脉信号，并根据该时脉信号与第η级控制信号输出一第二下拉控制信号；第二下拉电路系用以根据第二下拉控制信号决定是否将第η级控制信号及第η级栅极控制信号稳定于低电压电平；主下拉电路系用以根据一第η+4级栅极控制信号来决定是否将第η级控制信号及第η级栅极控制信号稳定于低电压电平；第一电容具有第一端及第二端，其第一端系用以接收一第η-ρ级控制信号，其第二端系用以与第η级控制信号电性耦接，其中，m、η以及P为正整数。
[0005]综以上所述，由于本发明的移位寄存器电路是利用电容电性耦接了第η-ρ级移位寄存器电路的控制信号以及第n+m级移位寄存器电路的控制信号，使得本级的控制信号可以被第η-ρ级控制信号以及第n+m级控制信号所补偿，因此本级控制信号可有效避免因外部信号干扰或者漏电等问题造成本级控制信号驱动能力低落或者驱动错误等情况，进而大幅减少移位寄存器无法正常使用的状况发生。
【附图说明】
[0006]图1A为本发明实施例一示意图。
[0007]图1B为本发明实施例二示意图。
[0008]图1C为本发明实施例三示意图。
[0009]图2A为本发明实施例一 2D显不的尚频时脉彳目号不意图。
[0010]图2B为本发明实施例一 2D显示的控制信号补偿示意图。
[0011 ]图3A为本发明实施例一 3D显不的尚频时脉彳目号不意图。
[0012]图3B为本发明实施例一 3D显示的控制信号补偿示意图。
[0013]图4A为本发明实施例四示意图。
[0014]图4B为本发明实施例五示意图。
[0015]图4C为本发明实施例六示意图。
[0016]图5为本发明实施例四以点反转方式驱动的高频时脉信号及控制信号补偿示意图。
[0017]图6为本发明实施例四以行反转方式驱动的高频时脉信号及控制信号补偿示意图。
[0018]其中，附图标记说明如下:
[0019]10第一上拉电路
[0020]20第二上拉电路
[0021]30第一下拉控制电路
[0022]40第一下拉电路
[0023]50第二下拉控制电路
[0024]60第二下拉电路
[0025]70主下拉电路
[0026]Til, T21, T22, T23, T31, T32, T33, T34, T41, T42, T51, T52, T53, T54, T61, T62, T71，T72晶体管
[0027]Cl第一电容
[0028]C2第二电容
[0029]LCl第一时脉信号
[0030]LC2第二时脉信号
[0031]HC(n-4)第n_4级高频时脉信号
[0032]HC(n-3)第n_3级高频时脉信号
[0033]HC(n-2)第n_2级高频时脉信号
[0034]HC (η-1)第n_l级高频时脉信号
[0035]HC (η)第η级高频时脉信号
[0036]HC (η+1)第η+1级高频时脉信号
[0037]HC(n+2)第n+2级高频时脉信号
[0038]HC(n+3)第n+3级高频时脉信号
[0039]Q(n-2)第n-2级控制信号
[0040]Q (η-1)第η-1级控制信号
[0041]Q (η)第η级控制信号
[0042]Q (n+2)第n+2级控制信号
[0043]Q (η+4)第η+4级控制信号
[0044]G (η)第η级栅极控制信号
[0045]G (n+2)第n+2级栅极控制信号
[0046]G (η+4)第η+4级棚极控制彳目号
[0047]VSSl低电压电平
[0048]P (η)第一下拉控制信号
[0049]K (η)第二下拉控制信号
【具体实施方式】
[0050]为了更明确的说明本
【发明内容】
，以下将配合图式进行说明。
[0051]请参阅图1Α，图1A为本发明移位寄存器电路实施例一，其包括一第一上拉电路10、一第二上拉电路20、一第一下拉控制电路30、一第一下拉电路40、一第二下拉控制电路50、一第二下拉电路60、一主下拉电路70、以及一第一电容Cl，本实施例并可同时应用于2D显示方式或者3D显示方式。
[0052]第一上拉电路10包括一晶体管Τ11，其具有第一端、第二端以及控制端，其第一端用以接收一第η级高频时脉信号HC (η)，其控制端用以接收一第η级控制信号Q (η)，其第二端则是根据控制端所接收的第η级控制信号Q(n)来决定是否输出一第η级栅极控制信号G (η)。此外，第一上拉电路10还包括一第二电容C2，第二电容C2的第一端与晶体管Tl I的第二端电性耦接，第二电容C2的第二端则与晶体管Tll的控制端电性耦接，因此当晶体管Tll的第二端输出第η级栅极控制信号G(n)时，第二电容C2可将第η级栅极控制信号G(n)补偿至第η级控制信号Q (η)，以增加第η级控制信号Q (η)的驱动能力。
[0053]第二上拉电路20包括一晶体管Τ21以及一晶体管Τ22，晶体管Τ21以及晶体管Τ22均具有第一端、第二端以及控制端，晶体管Τ21的第一端用以接收前述的第η级高频时脉信号HC (η)，晶体管Τ21的控制端用以接收第η级控制信号Q (η)，晶体管Τ21的第二端用以与晶体管Τ22的控制端电性耦接，晶体管Τ22的第一端用以接收第η级栅极控制信号G(η)，晶体管Τ22的第二端用以输出一第η+4级控制信号Q (η+4)。因此，当晶体管Τ21因第η级控制信号Q (η)而开启，并将第η级高频时脉信号HC (η)传送至晶体管Τ22的控制端时，晶体管Τ22即将其第一端所接收的第η级栅极控制信号G(n)传送至第二端并输出为第n+4级控制信号Q (η+4)，也就是说本实施例为I传5的移位寄存器电路，同理可知，前述的第η级控制?目号Q (η)是由第η_4级移位寄存器电路所提供。
[0054]第一下拉控制电路30包括一晶体管Τ31、一晶体管Τ32、一晶体管Τ33以及一晶体管Τ34。晶体管Τ31包括第一端、第二端以及控制端，其第一端与控制端电性耦接，用以接收一第一时脉信号LCl ;晶体管Τ32包括第一端、第二端以及控制端，其第一端与晶体管Τ31的第一端电性耦接，其控制端与晶体管Τ31的第二端电性耦接，其第二端则是用以输出一第一下拉控制信号Ρ(η);晶体管Τ33包括第一端、第二端以及控制端，其第一端与晶体管Τ31的第二端电性耦接，其控制端用以接收第η级控制信号Q (η)，其第二端与一低电压电平VSSl电性耦接；晶体管Τ34包括第一端、第二端以及控制端，其第一端用以接收第一下拉控制信号P (η)，其控制端用以接收第η级控制信号Q (η)，其第二端用以与前述的低电压电平VSSl电性耦接。因此，当不需要输出第η级栅极控制信号G(n)时，晶体管T33以及晶体管T34为关闭，因此晶体管T31以及晶体管T32可根据所接收的第一时脉信号LCl输出前述的第一下拉控制信号P (η)，而当要输出第η级栅极控制信号G (η)时，此时晶体管Τ33以及晶体管T34会因为第η级控制信号Q (η)为开启，因此与晶体管Τ33电性耦接的晶体管Τ31的第二端以及与晶体管Τ34电性耦接的第一下拉控制信号P (η)将会被晶体管Τ33以及晶体管Τ34下拉至低电压电平VSSl，以避免第一下拉电路40在错误的时间被开启。
[0055]第一下拉电路40包括一晶体管Τ41以及一晶体管Τ42，晶体管Τ41包括第一端、第二端以及控制端，其第一端用以与第η级控制信号Q (η)电性耦接，其控制端用以接收第一下拉控制信号P (η)，其第二端用以与低电压电平VSSl电性耦接；晶体管Τ42包括第一端、第二端以及控制端，其第一端用以与第η级栅极控制信号G (η)电性耦接，其控制端用以接收第一下拉控制信号Ρ(η)，其第二端用以与低电压电平VSSl电性耦接，因此第一下拉电路40用以根据第一下拉控制信号P (η)来决定是否开启晶体管Τ41以及晶体管Τ42，以将第η级控制信号Q (η)以及第η级栅极控制信号G (η)下拉至低电压电平VSSl。
[0056]第二下拉控制电路50包括一晶体管Τ51、一晶体管Τ52、一晶体管Τ53以及一晶体管Τ54。晶体管Τ51包括第一端、第二端以及控制端，其第一端与控制端电性耦接，用以接收一第二时脉信号LC2;晶体管Τ52包括第一端、第二端以及控制端，其第一端与晶体管Τ51的第一端电性耦接，其控制端与晶体管Τ51的第二端电性耦接，其第二端则是用以输出一第二下拉控制信号Κ(η);晶体管Τ53包括第一端、第二端以及控制端，其第