具有列选和写位线共享的可复位静态随机存储单元的制作方法
【技术领域】
[0001]本发明属于集成电路存储器技术领域，具体涉及一种具有列选和写位线共享的可复位静态随机存储单元。
【背景技术】
[0002]随着大容量片上存储器需求的不断增加，在微处理器和片上系统(System onChips，SoC)中，存储器占芯片面积的比重越来越大。静态随机存储器(Static RandomMemory, SRAM)是最重要的一类片上存储器实现技术，它的存储单元是核心，直接决定了SRAM的性能和存储密度。传统的6管(6TransiStorS，6T)存储单元是最基本的存储单元。由于它的晶体管数目少、面积小，在SRAM设计中被广泛采用。
[0003]SRAM单元分为可复位和不可复位两类。在某些应用场合中，例如在微处理器的Cache控制器中用于保存有效位(Valid)和脏位(Dirty)信息的存储器，在系统复位时和Cache作废时要求对存储器中的所有单元同时复位。在这种情况下，传统的6管SRAM就无法满足应用的需求，因而必须使用可复位的SRAM单元。
[0004]申请号为201110004548.X的中国专利公开了一种具有复位功能的SRAM单元，它能够在第一次写数据以前通过复位操作初始化该单元，从而避免传统6管SRAM单元在第一次写操作前的随机值。但是这种6管单元在同一时刻只能进行写操作或读操作，而且无法在较低的供电电压下工作。国防科学技术大学研宄生院公开周全的“高速低功耗SRAM的设计与实现” 一文(2013年3月第21页?第22页)中提出了一种带异步复位端的13管存储单元，它在传统6管存储单元的基础上，增加了两个NMOS管作为列选开关实现数据的列写控制。该结构实现了读、写分离，使读操作具有较高的噪声容限。但存在的缺陷是，这种SRAM单元在复位操作时存在竞争，因此如果复位NMOS管的尺寸调节不合理，将会导致复位时间较长，甚至无法复位。此外，读电路使用反相器驱动的传输门实现，因此该单元的面积和功耗也比较大。
[0005]如何解决可复位SRAM单元的竞争问题，同时在支持列选和写位线共享的基础上减小版图的面积和功耗，是本领域技术人员极为关注的问题。
【发明内容】
[0006]本发明要解决的技术问题是，针对目前可复位SRAM单元在复位时存在竞争、版图面积和功耗较大的问题，提出一种具有列选和写位线共享的可复位SRAM单元。
[0007]本发明具有列选和写位线共享的可复位SRAM单元由写电路、带复位端存储单元和读电路三部分组成。
[0008]本发明具有列选和写位线共享的可复位SRAM单元有六个输入端和一个输出端。六个输入端分别是写位线信号输入端WBL、互补写位线信号输入端WBLB、行写字线信号输入端WWL、列写字线信号输入端CWL、复位信号输入端RESET和读字线信号输入端RWL ;输出端是读位线信号RBL。
[0009]写电路包含四个输入端和两个输出端，输入端为WBL、WBLB、ffffL和CWL，输出端为Q和QB，Q和QB均与带复位端存储单元相连。写电路由四个NMOS管组成，其中，第一 NMOS管的源极Nsl连接WBL，漏极Ndl连接第二 NMOS管的源极Ns2，栅极Ngl连接WffL ;第二 NMOS管的源极Ns2连接第一 NMOS管的漏极Ndl，漏极Nd2成为输出端Q，栅极Ng2连接CWL ;第三NMOS管的源极Ns3成为输出端QB，漏极Nd3连接第四NMOS管的源极Ns4，栅极Ng3连接CffL ;第四NMOS管的源极Ns4连接第三NMOS管的漏极Nd3，漏极Nd4连接WBLB，栅极Ng4连接 WffL。
[0010]带复位端存储单元由第一与非门和第一反相器组成，包含两个输入端和一个输入输出端。其中输入端是RESET和Q，输入输出端是QB。RESET从外部接收复位信号，Q是QB的反相信号。当写电路工作时，QB是带复位存储单元的输入端，带复位端存储单元通过QB获得写数据；当读电路工作时，QB是带复位存储单元的输出端，通过QB将读数据传输给读电路。第一与非门的输入端INl连接RESET，输入端IN2连接第二 NMOS管的漏极Nd2，输出端OUTl连接第一反相器的输入端IN，同时与QB相连；第一反相器的输出端0UT2连接第一与非门的输入端IN2，输入端IN连接第一与非门的输出端OUTl。
[0011]读电路包含两个输入端和一个输出端，输入端为RWL和QB，输出端为RBL。RWL从外部接收读信号，通过QB从带复位端存储单元接收数据，通过RBL将读数据输出。读电路由第五NMOS管和第六NMOS管组成，第五NMOS管的源极Ns5连接地VSS，漏极Nd5连接第六NMOS管的源极Ns6，栅极Ng5连接QB ;第六NMOS管的源极Ns6连接第五NMOS管的漏极Nd5，漏极Nd6连接RBL，栅极Ng6连接RWL。
[0012]本发明具有列选和写位线共享的可复位SRAM单元的工作过程如下:
[0013]当RESET为低电平时(复位有效)，第一与非门的上拉PMOS管导通，将QB上拉为高电平。QB通过第一反相器，将Q下拉至低电平。在这种情况下，该SRAM单元处于复位状态。当RESET为高电平，WffL和CWL同时为高电平时，该SRAM单元处于写操作状态，此时第一至四NMOS管都处于导通状态，数据通过互补的写位线WBL和WBLB写入带复位存储单元Q和QB。当RESET和RWL同时为高电平时，该SRAM单元处于读操作状态。在读操作开始前，该SRAM单元外部的预充电路将RBL预充电为高电平。在读操作期间，QB的数据通过第五NMOS管和第六NMOS管传输到RBL上:如果QB为高电平，那么第五和六NMOS管都导通，那么RBL被下拉为低电平；如果QB为低电平，第五NMOS管处于关断状态，那么RBL保持为高电平。
[0014]采用本发明可以达到以下技术效果:
[0015]本发明具有列选和写位线共享的可复位SRAM单元优于【背景技术】中所介绍的两种单元。由于本发明第一与非门的一个输入端直接连接RESET，当RESET为低电平时，第一与非门的上拉PMOS管导通(下拉NMOS管截止)，消除了从电源到地的电流通路，因此该单元在复位时不会出现竞争。在此基础上，该单元也具有列选和写位线共享功能，使用第五和第六NMOS管的读电路也减小了 SRAM单元的面积和功耗。
【附图说明】
[0016]图1是本发明总体结构图。
[0017]图2是本发明写电路结构图。